Hallo Ich arbeite mit Altium Designer 17.0.9. Nachdem ich einen Design Rule Check durchgeführt habe bekomme ich den "Design Rule Verification Report". Wenn ich in diesem Report auf einen Fehler klicke wird im PCB der zoom zwar geändert aber der betreffende Fehler wird nicht "highlight". Ich sehe also nicht im PCB welche Leitungen einen Fehler haben. Auch wenn ich nachträglich hineinzoome, der Fehler wird nicht angezeigt. Ich hab natürlich den Show-DRC Error Markers gesetzt, unter "Board Layers and Colors". Bei der vorletzten Altium-Designer-Version ging das "Highlight" der DRC-Errors. Kann mir da jemand helfen. Danke im voraus Mike
Hallo Ich hab noch ein paar Screenshots gemacht wo Einstellungen relevant zum Thema sind. mfg Mike
Hallo Ich hab jetzt mal absichtlich einen Clearance-Fehler gezeichnet. Wenn ich den Online-DRC ausschalte und den Design-Rule-Check starte, dann wird im PCB die Leiterbahn mit Error-Markers maskiert. Das geht. Bei der Regel für "Parallel Segment" bekomme ich keine! Error-Markers, obwohl der "Design Rule Verification Report" dies anzeigt. ->Das Problem tritt anscheinend bei der "Parallel Segment"-Rule auf. Wenn ich den Online-DRC einschalte, dann kann ich nicht nach dieser Regel routen. Ich probiere noch ein wenig bei den Einstellungen, wenn ich nichts finde dann werde ich mich wieder an den Altium Support wenden. mfg Mike
Hallo Ich hab jetzt das Dokument "Design Rule Checking - Altium Wiki" gelesen. Hierin steht: After the check has completed, all violations will appear listed as messages in the Messages panel.If the Create Violations report option is enabled, clearance, length and width errors will be highlighted on the PCB document. Das heißt für mich, dass nur Clearance, Length and Width bei Error im PCB angezeigt wird. Meine Frage hat sich somit gelöst, dass Altium einen "Parallel Segment" - Error nicht anzeigen kann. mfg Mike
Oh, vielen Dank für Deine Untersuchungen und Hinweise! Dann bin ich wohl offenbar nicht zu dumm, diese DRC-Fehler darstellen zu lassen. Ich bin mir auch sicher, dass früher (<= AD 15) die Fehlerdarstellung besser bzw. vollständiger war.
Gerade hatte ich das gleiche Problem mit Hole-to-Hole Clearances, die zwar gelistet aber im PCB nicht angezeigt wurden. Abhilfe: Tools -> Preferences -> PCB Editor -> DRC Violations Display Dort "Violation Overlay" auswählen: klappt! Screenshot im pdf.
Danke M.A.S. Du hast das Problem(Anzeigen vom "HoleToHole Clearance Fehler" im PCB) sehr gut im Bild dargestellt. Hut ab. Danke Ich habe jetzt auch das "Häckchen" gesetzt. Zusätzlich: Wichtig ist auch, dass man abhängig vom angezeigten Fehler(Design Rule Verification Report) der betreffende Layer sichtbar geschalten ist. z.B. Der Fehler "Silk to Silk clearance" wird im PCB angezeigt wenn der Silk(Top oder Bot)-Layer sichtbar bzw. eingeschalten ist. mfg Mike
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