Hallo, ich bekomme bei folgendem Ausschnitt in Verilog eine Warning, die ich gerne gelöst hätte:
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Warnung lautet:
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Wie kann ich den Compiler zufriedenstellen?
Gast
#4932354
Ich bin mit Verilog noch etwas wacklig auf den Beinen, aber ich glaube, Du kannst die Deklaration "integer i" weglassen, wenn i nur eine Loop-Variable ist. Verilog erzeugt bei Loops immer eine implizite Deklaration mit eigenem Scope. Das führt dann in Deinem Fall dazu, dass zwei 'i's deklariert werden, von denen eines nicht benutzt und auch nirgendwo zugewiesen wird. Vllt gibt das die Warning. Wie gesagt, bin nicht sicher.
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