Warning HDLCompiler:872 in Verilog

[Stefan E. (stefan_e)]

Hallo,

ich bekomme bei folgendem Ausschnitt in Verilog eine Warning, die ich 
gerne gelöst hätte:

reg [DATA_WIDTH-1:0]   mem  [0:2**ADDRESS_WIDTH-1];

generate
if ( INITIALIZE_TO_ZERO ) begin : init0
integer i;  

initial
    begin
    for (i=0;i<2**ADDRESS_WIDTH;i=i+1)
        mem[i] <= 'd0;
    end
end
endgenerate

Warnung lautet:

WARNING:HDLCompiler:872 - [...] Using initial value of i since it is never assigned

Wie kann ich den Compiler zufriedenstellen?

[Vancouver (Gast)]

Ich bin mit Verilog noch etwas wacklig auf den Beinen, aber ich glaube, 
Du kannst die Deklaration "integer i" weglassen, wenn i nur eine 
Loop-Variable ist. Verilog erzeugt bei Loops immer eine implizite 
Deklaration mit eigenem Scope. Das führt dann in Deinem Fall dazu, dass 
zwei 'i's deklariert werden, von denen eines nicht benutzt und auch 
nirgendwo zugewiesen wird. Vllt gibt das die Warning. Wie gesagt, bin 
nicht sicher.