Hallo Leute :)
ich versuche gerade anhand einer iterativen Instanziierung mehrere
VHDL-Komponenten zusammenzufügen jedoch bekomme ich eine Fehlermeldung
die ich leider nicht lösen kann. Es handelt sich hierbei um einen 4 Bit
Johnson Zähler.
1 | library IEEE;
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2 | use IEEE.std_logic_1164.all;
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3 |
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4 | entity johnson_cnt is
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5 | generic(W : positive := 4); -- Anzahl der D - FF
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6 | port (Reset : in std_logic;
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7 | Clk : in std_logic;
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8 | q_o : out std_logic_vector(W - 1 downto 0));
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9 | end entity johnson_cnt;
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10 |
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11 | architecture struc of johnson_cnt is
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12 | signal intern : std_logic_vector(W - 1 downto 0);
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13 | signal ser_i : std_logic;
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14 |
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15 | component dff
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16 | port(Clk : in std_logic;
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17 | Reset : in std_logic;
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18 | d_i : in std_logic;
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19 | q_o : out std_logic);
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20 | end component dff;
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21 |
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22 | begin
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23 |
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24 | i_johnson_cnt : dff -- erster FF
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25 | port map
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26 | (Clk => Clk,
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27 | Reset => Reset,
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28 | d_i => ser_i,
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29 | q_o => intern(0));
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30 |
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31 | i_johnson_cnt1 : dff -- mittlerer FF
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32 | for i in 1 to W - 2 generate
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33 | port map
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34 | (Clk => Clk,
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35 | Reset => Reset,
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36 | d_i => intern(i - 1),
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37 | q_o => intern(i));
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38 | end generate;
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39 |
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40 | i_johnson_cnt2 : dff -- letzter FF
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41 | port map
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42 | (Clk => Clk,
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43 | Reset => Reset,
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44 | d_i => intern(W - 2),
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45 | q_o => intern(W - 1));
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46 |
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47 | ser_i <= not(intern(W - 1));
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48 |
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49 | end architecture struc;
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Die Fehlermeldung erscheint bei der for-Schleife und lautet:
johnson_cnt_struc_.vhdl(28): near "for": expecting <= or :=;
Ich vermute, dass es ein dummer Fehler ist, jedoch kann ich es leider
nicht lösen und hoffe, Ihr könntet mir da helfen.
Lg
