Fehlermeldung

[Johannes H. (Gast)]

Hallo Leute :)

ich versuche gerade anhand einer iterativen Instanziierung mehrere 
VHDL-Komponenten zusammenzufügen jedoch bekomme ich eine Fehlermeldung 
die ich leider nicht lösen kann. Es handelt sich hierbei um einen 4 Bit 
Johnson Zähler.

library IEEE;
use IEEE.std_logic_1164.all;

entity johnson_cnt is 
  generic(W : positive := 4);    -- Anzahl der D - FF
  port (Reset   : in  std_logic;
      Clk    : in  std_logic;
      q_o    : out  std_logic_vector(W - 1 downto 0));
end entity johnson_cnt;

architecture struc of johnson_cnt is 
signal intern : std_logic_vector(W - 1 downto 0);
signal ser_i  : std_logic;

 component dff 
  port(Clk  : in  std_logic;
     Reset  : in  std_logic;
     d_i  : in  std_logic;
     q_o  : out  std_logic);
 end component dff;
 
begin 

  i_johnson_cnt : dff        -- erster FF
  port map
    (Clk   => Clk,
     Reset  => Reset,
     d_i  => ser_i,
     q_o  => intern(0));
  
  i_johnson_cnt1 : dff      -- mittlerer FF
  for i in 1 to W - 2 generate 
    port map 
      (Clk   => Clk,
       Reset  => Reset,
       d_i  => intern(i - 1),
       q_o  => intern(i));
  end generate;
    
  i_johnson_cnt2 : dff      -- letzter FF
    port map
      (Clk  => Clk,
       Reset  => Reset,
       d_i  => intern(W - 2),
       q_o  => intern(W - 1));
      
  ser_i <= not(intern(W - 1)); 
  
end architecture struc;

Die Fehlermeldung erscheint bei der for-Schleife und lautet:
johnson_cnt_struc_.vhdl(28): near "for": expecting <= or :=;

Ich vermute, dass es ein dummer Fehler ist, jedoch kann ich es leider 
nicht lösen und hoffe, Ihr könntet mir da helfen.

Lg

[Georg A. (georga)]

Es muss 'label: for ... generate dff port map(..); end generate label' 
heissen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sonst gäbe es ja W-2 Komponenten, die alle i_johnson_cnt1 heißen.

[Johannes H. (Gast)]

Vielen, vielen Dank :) Seit wirklich eine super Truppe :)