Hallo, ich habe mit oben genannter Kombination ein kleines Problem. Und zwar will ich den ILI im 8-Bit Parallel Modus betreiben, habe dazu aber eine Frage zu den WR/RD Leitungen. Laut Datenblatt liest der ILI die Daten (an D0-D7) bei steigender Flanke von WR ein, ich finde aber kein Timing-Diagramm wo steht wie lange die Daten anliegen müssen. Der STM32 hat diese Leitungen nämlich als N_WR/N_RD. Wenn die N_WR-Leitung wieder auf High wechselt (ILI ließt die Daten ein), sind diese Laut AN_2790 (S. 8/45, Fig. 2) nur noch einen HCLK (72 MHz) garantiert gültig. Jetzt weiß ich nicht, ob dieser eine HCLK Zyklus reicht, damit der ILI die Daten richtig einliest :( mfg
Gast
#4954127
S.195 ff steht doch das komplette Timing!?
Danke, das hab ich natürlich wieder übersehen :facepalm: mfg
Gast
#4954320
Rhetorische Frage ... die nicht beantwortet werden braucht ... In wievielen Libs habe ich schon gesehen dass bei einem Schreibvorgang /WR und /CS gleichzeitig weggenommen werden ... Kein Wunder dass das Zeugs oft nicht funktioniert. Da lob' ich mir die Einstellung von Felix der sich doch tatsächlich ein Bus-Timing zu Gemüte führt und an seinen Ausführungen auch noch Zweifel hegt ....
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