Vivado: Verwendung von Interface-Definitionen in RTL-Modulen

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Hallo,

ich habe ein paar Fragen zur Xilinx Vivado 2016.2 und neuer.

Besteht eigentlich bei der Verwendung eines RTL-Moduls in einem 
Blockdesign die Möglichkeit, mit Interfacedefinitionen zu arbeiten?

Oder können Interfaces nur in Verbindung mit IP-Blöcken verwendet 
werden, so dass sich Module nur mit Einzelsignalen (und AXI-Interfaces) 
einsetzen lassen?

Bedeutet das auch, dass man von Modulen aus keine Verbindungen zu 
Interfaces ziehen kann, die z.B. in einer Boardbeschreibung (board.xml, 
part0_pins.xml) definiert sind?

Kann man denn wenigstens, vorzugsweise per TCL oder XDC-Datei, auf die 
vergebenen Namen von Pindefinitionen direkt zugreifen, so in etwa wie:

set_property PACKAGE_PIN [get_board_part_pin ADC1_BUSY  [get_ports ch1_adc_busy]

Leider konnte ich bisher keine TCL-Funktion finden, die einem 
"get_board_part_pin" entspricht. Und in der I/O-Port-Definition von 
Vivado werden die Tabellenspalten "Board Part Pin" und "Board Part 
Interface" auch nur für Pins gefüllt, für die eine Verbindung zu 
IP-Blöcken besteht.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Nachtrag:

Ich habe festgestellt, dass ich bei der Suche nach geeigneten 
TCL-Kommandos fälschlicherweise immer get_bd_... statt get_board_... 
getippt hatte und natürlich deswegen nicht fündig wurde. AUA

Mittlerweile habe ich aber auch herausgefunden, dass man die Zuordnung 
anhand der Board Part Pins wie folgt durchführen kann:

set_property BOARD_PART_PIN ADC1_BUSY [get_ports ch1_adc_busy]

Allerdings können auf diese Art und Weise nur schon in anderen 
Interfaces verwendete Pins referenziert werden und nicht welche, die nur 
in der part0_pins.xml definiert wurden.

[Klakx (Gast)]

Es sollte zumindest möglich sein aus deinem RTL einen IP zu erstellen, 
der dann Interfaces unterstützt.

Falls eine direkte Variante über RTL möglich wäre, fände ich das auch 
interessant.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Ich habe nach etlichen Stunden des Herumprobierens herausgefunden, wie 
es geht. Die Vorgehensweise ist in UG994, Kapitel 12 "Referencing RTL 
Modules" genau beschrieben; vielleicht hätte ich dieses Kapitel 
ausführlicher studieren sollen.

Entscheidend für die Erkennung von Interfaces im Blockdesign ist die 
Verwendung des Attributs X_INTERFACE_INFO in der Architecture des 
RTL-Modules. Bei meinem obigen Beispiel wäre das z.B.

entity mid_ch1 is
  generic (
    -- Users to add parameters here

    -- User parameters ends
    -- Do not modify the parameters beyond this line

    -- Parameters of Axi Slave Bus Interface S_AXI
    C_S_AXI_DATA_WIDTH  : integer := 32;
    C_S_AXI_ADDR_WIDTH  : integer := 6
  );
  port (
    -- Users to add ports here
        
    -- Ports of mid_adc1_ctrl
    adc_busy            : in    std_logic;
    adc_cnv             : out   std_logic;
    adc_rdl_sdi         : out   std_logic;

    -- User ports ends
    -- Do not modify the ports beyond this line


    -- Ports of Axi Slave Bus Interface S_AXI
    s_axi_aclk  : in std_logic;
    s_axi_aresetn : in std_logic;
    s_axi_awaddr  : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
    s_axi_awprot  : in std_logic_vector(2 downto 0);
    s_axi_awvalid : in std_logic;
    s_axi_awready : out std_logic;
    s_axi_wdata : in std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
    s_axi_wstrb : in std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
    s_axi_wvalid  : in std_logic;
    s_axi_wready  : out std_logic;
    s_axi_bresp : out std_logic_vector(1 downto 0);
    s_axi_bvalid  : out std_logic;
    s_axi_bready  : in std_logic;
    s_axi_araddr  : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
    s_axi_arprot  : in std_logic_vector(2 downto 0);
    s_axi_arvalid : in std_logic;
    s_axi_arready : out std_logic;
    s_axi_rdata : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
    s_axi_rresp : out std_logic_vector(1 downto 0);
    s_axi_rvalid  : out std_logic;
    s_axi_rready  : in std_logic
  );
end mid_ch1;

architecture arch_imp of mid_ch1 is

  ATTRIBUTE X_INTERFACE_INFO : STRING;
  ATTRIBUTE X_INTERFACE_INFO of adc_busy: SIGNAL is "schweigstill.de:user:mid_adc1_ctrl:1.0 adc_ctrl busy";
  ATTRIBUTE X_INTERFACE_INFO of adc_cnv: SIGNAL is "schweigstill.de:user:mid_adc1_ctrl:1.0 adc_ctrl cnv";
  ATTRIBUTE X_INTERFACE_INFO of adc_rdl_sdi: SIGNAL is "schweigstill.de:user:mid_adc1_ctrl:1.0 adc_ctrl rdl_sdi";

Das, was ich leider noch nicht hinbekommen habe, ist die Verknüpfung 
dieses Interfaces mit Hilfe einer Boardbeschreibung. Stattdessen habe 
ich dann die entsprechenden Pins direkt in der vivado_target.xdc 
eingetragen, was dann auch wunderbar funktionierte.

set_property PACKAGE_PIN K1 [get_ports ch1_adc_ctrl_busy]
set_property PACKAGE_PIN K2 [get_ports ch1_adc_ctrl_cnv]
set_property PACKAGE_PIN G2 [get_ports ch1_adc_ctrl_rdl_sdi]