Verpolungs- und Ueberspannungsschutz: Schaltung verstehen

Schneebesen Gast #5005613
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Guten Tag,

ich habe hier: Beitrag "Re: Verpolungs- und Überspannungsschutz mit P-MOSFET" eine 
Schaltung zum Verpolungs- und Überspannungsschutz gefunden. Mein Problem 
ist nun, dass ich zum Teil nicht verstehe wie die Schaltung arbeitet. 
Ich habe die Schaltung auch als LTSpice Datei angehängt, damit ihr die 
nicht selbst zusammen klicken müsst (Ich hoffe, ich verstoße damit nicht 
gegen irgendwelche Regeln).

Ich verstehe, dass bei etwa 6.2 V die Z-Diode durchbricht und leitet. 
Dann kann ein Strom von der Basis von Q1 zu Ground fließen und die CE 
Strecke von Q1 leitet. Dann fließt Strom in die Gates der PMOS und diese 
sperren. Damit fällt die Spannung an OUT dann wieder auf 0 V.

Nun habe ich dazu zwei Fragen:
1. Ist das richtig was ich oben geschrieben habe?
2. Wie funktioniert das "anschalten" der Spannung an OUT?

vielen Dank für eure Hilfe!
Angehängte Dateien:
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #5005742
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Schneebesen schrieb:
> Danke, ich verstehe nun warum M1 leitet, aber nicht warum M2 leitet.
Wenn M1 leitet, dann leitet auch M2, weil an seinen Pins die selben 
Pegel sind.
Oder andersrum: M2 leitet, weil seine Source positiver ist als sein 
Gate. Der P-Kanal FET M1 ist sogar derjenige der beiden FET, der 
"richtig" herum eingebaut ist...
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Schneebesen Gast #5005747
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Schneebesen schrieb:
> Andreas R. schrieb:
>> Siehe: http://www.lothar-miller.de/s9y/categories/39-Verpolschutz
>>
>> Schön erklärt.
>
> Danke, ich verstehe nun warum M1 leitet, aber nicht warum M2 leitet.

Ouch, ok. M2 leitet aus demselben Grund wie M1. Alles gemäß der 
Erklärung von Lothar Miller.

Zu meiner ersten Frage von oben: Ist das denn so richtig was ich 
geschrieben habe?
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