Gast
#5026634
Ich sitze an einem grösseren Design und frage mich, wie ich am Besten mit den Bussen klarkomme. Aufgrund der äusseren Umstände wird es nicht möglich sein, jeden Buss auf eine eigene Bank zu legen, d.h. Es müssen 6 Busse auf 3 Banken verteilt werden und an einer Bank werden dann sogar mal 3 unterschiedliche Busse anliegen. Jeder Buss hat seinen eigenen Takt, mit dem die Daten reingetaktet werden müssen (alle jenseits der 100MHz) und Ich frage mich wie das mit den Laufzeiten und den FlipFlops funktioniert. Kann Ich an einer Bank dreiverschiedene Takte für die IO-FFs nehmen? Wie finde Ich eine optimale Reihenfolge? Kann theoretisch jedes FF jeden Takt zugeführt bekommen? Ich meine, dass es da Regionen gibt und Ich das sicher gruppieren muss. Wie passt es dann mit den Laufzeiten der Signale von einem Buss über 2 Banken, die mit demselben Takt verdrahtet werden? Kriegt man das noch hin? Gäbe es Vorzüge hinsichtlich dieser Problematik für Altera statt für Xilinx? D.h. welden FPGA würde man dafür nehmen? Danke