Xilinx Ultrascale+ BlockRAM vs UltraRAM

Irgendwo (ich glaub in einer Xilinx-Präsentation) hab ich mal die 
Unterschiede gefunden...

Danke. Was mich interessieren würde ist das praktische Handling.

Sind URAM und BRAM unterschiedlich angebunden, so dass dramatisch 
unterschiedliche Durchsätze erreicht werden können? Wie stark hat die 
konfigurierte Gesamttiefe des Speichers darauf Einfluss (bei URAM wird 
ja von "kaskadieren" der einzelnen Zellen gesprochen)?

Ist die Xilinx-Intention und entsprechende Umsetzung, den BRAM in 
kleinen Speicherstückchen für spezielle Speicheranwendungen (z.B. FIFO, 
LUT) zu verwenden und den URAM als großen Zwischenspeicher?

VHDL hotline schrieb im Beitrag #5120098:
> Danke. Was mich interessieren würde ist das praktische Handling.

> Sind URAM und BRAM unterschiedlich angebunden, so dass dramatisch
> unterschiedliche Durchsätze erreicht werden können? Wie stark hat die
> konfigurierte Gesamttiefe des Speichers darauf Einfluss (bei URAM wird
> ja von "kaskadieren" der einzelnen Zellen gesprochen)?

Steht doch alles in dem Schnipsel oben!

Der URAMtaugt nicht zum Einsynchronisieren wie bei der einer asynchronen 
FIFO da es nur noch eine Taktdomain für alle RAM-Ports gibt.
Das vereinfacht das Layout/Schaltungstechnik dramatisch und damit den 
kritischen Pfad.

-Der Datenport ist immer 72bit breit, auch das vereinfacht das Layout 
der URAM-zelle. Die Möglichkeit zur Umsetzung andere Datenportbreiten 
bleibt aber im unterschied zum Einsynchronisieren immer nocht enthalten, 
allerdings muss man das mit den Ressourcen der Logic-fabric (slices mit 
LUT, FMUX und FF) realisieren. Aber da einem eher die BRAM's als die 
Slices ausgehen sollte das kein Problem sein.

Bin gerade an sowas dran. Der angeblich 72Bit breite Datenport macht mir 
Sorgen. Damit würde man eine Einschränkung in der Nutzbarkeit haben und 
könnte die RAMs in keinster Weise so gut ausnutzen, wie die BRAMs, weil 
die wenigsten APPs 64 Bit breit sind. Man kann auch nicht immer 
packagen.