LPDDR3 und Command/Address Terminierung

[Andreas M. (amesser)]

Hallo zusammen,

Ich möchte gerne ein einzelnes LPDDR3 RAM an einen Cyclone V FPGA 
anschließen. (Hard Memory Controller) Die Terminierung der 
Command/Address Leitung raubt mir irgendwie den Nerv. Ich habe die 
meisten Dokumente - auch von Altera - so verstanden, dass bei DDR3 
parallele Terminierung für die Command/Address Leitungen notwendig ist 
und habe dafür Entsprechendes in der Schaltung vorgesehen (NCP51200).

Nach neuerlichem Wälzen der Altera Doku (External Memory Interface 
Handbook) habe ich nun einen Abschnitt über LPDDR2/LPDDR3 gefunden, in 
dem für LPDDR2 explizit geschrieben wird, dass keine Terminierung 
notwendig ist. Im LPDDR3 Teil des Abschnitts wird leider gar nichts mehr 
über Terminierung geschrieben. Im Netz findet man diverse Schaltungen 
mit LPDDR3 bei denes es auch keine Terminierungswiderstände gibt.

Braucht man nun Terminierung für LPDDR3 oder nicht? Ich könnte den 
NCP51200 ja auch einfach in der Schaltung drinnen lassen und diesen 
sowie die ganzen Terminierungswiderstände nicht bestücken. Dann bekomme 
ich aber diverse Stubs, auch nicht gut. Und es würde auch einiges an 
Bauteilen sparen, wenn ich die Terminierung nicht brauche.

Andreas