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Forum: FPGA, VHDL & Co. Lattice Aldec Active-HDL 10.3


Autor: U.G. L. (dlchnr)
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Bei 7 oder 8 von 10 Simulationläufen vergesse ich, im Design Browser das 
top-level design zu wählen, bevor ich "Initialize Simulation" klicke - 
damit beginnt dann eine kleine "Klick-Arie", um den Simulator das 
top-level design zur Kenntnis zu bringen, nur damit dieser es beim 
nächsten "End Simulation" wieder vergießt - gibt es einen Weg, das 
top-level design permanent festzulegen?

Alternativ - bisher beende ich jede Simulation mit  "End Simulation", 
korrigiere das Design, kompiliere und lege dann wieder mit "Initialize 
Simulation" los - kann ich mir den kompletten Zyklus sparen und nach 
einer Änderung und Kompilierung einfach mit "Restart Simulation" neu 
loslegen (bin mir nicht sicher, ob der Simulator nach einer Design 
Änderung wieder neu initialisiert werden muss)?

: Bearbeitet durch User
Autor: Weltbester FPGA-Pongo (Gast)
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Mit dem Aldec kenne Ich mich nicht aus, aber der sollte doch auch per 
TCL zu steuern sein.

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