Gast
#5268756
Hallo, Mit Verilog möchte sehr gern von einer Testbench heraus via Display Signale des DUT beobachten. Ist sowas mit force und release möglich? mfg
Gast
#5270766
Mit force und release werden Signale im DUT geändert. Das ist was anderes als beobachten. Im Simulator kommt man an alle Signale ran. Wenn die Testbench interne Signale sehen soll, würde ich den zu testenden Bereich verkleinern. Damit wandert das interne Signal an die Schnittstelle und kann beobachtet werden. Duke
In verilog kann man in einer Simulations-Testbench belibige Signale aus den unteren Hierarchien in der Testbench einfach so zuweissen: z.B.: assign toplevel_testbench_name = dut.hier1.hier2.wichtiges_signal; force und release gehen ja ebenso: z.B.: force dut.hier1.hier2.wichtiges_signal = 1; https://stackoverflow.com/questions/19738164/accessing-local-module-variables-from-test-benches-in-verilog