verilog wandlung vector zu array

[verilog (Gast)]

Hallo,

Ich versuche gerade einen Vector [31:0] zu einem Array vom Typ 
[7:0][3:0] via generate zu wandeln ...

    reg [31:0] Vector;
    wire [7:0] Array [3:0];
 
    generate
    genvar g_index;
    for(g_index=0; g_index < 4; g_index = g_index + 1) begin
      assign Array[g_index] = Vector[(g_index+1)*8] : g_index*8];
      //assign Array[g_index*N +: N ] = Vector[g_index]; // +: also works
    end
    endgenerate

iverilog sagt:
test.v:12: syntax error
test.v:12: error: syntax error in continuous assignment
test.v:22: warning: extra digits given for sized hex constant.
test.v:22: warning: Numeric constant truncated to 32 bits.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Wo sind die Zeilen 12 und 22?

[verilog (Gast)]

Verzeigung, ich hatte noch einen andren Fehler. Hier mal das ganze 
Modul:

module jdoodle;
    reg [31:0] Vector;
    wire [7:0] Array [3:0];

    generate
    genvar g_index;
    for(g_index=0; g_index < 4; g_index = g_index + 1) begin
      assign Array[g_index] = Vector[(g_index+1)*8] : g_index*8];
      //assign Array[g_index*N +: N ] = Vector[g_index]; // +: also works
    end
    endgenerate 

    
    initial begin
        #1 Vector = 32'hC5B2B856;
        
        $monitor("%t,%h,%h,%h,%h",Array [0],Array [1],Array [2],Array [3]);
        #10 $finish;
    end
endmodule

Fehlermdelung (ausgeführt auf 
https://www.jdoodle.com/execute-verilog-online):

jdoodle.v:8: syntax error
jdoodle.v:8: error: syntax error in continuous assignment

[verilog (Gast)]

Ah .. ich hab den Fehler gefunden, .. wenn man die Indexes richtig macht 
und sonst alle Schreibfehler rausnimmt, dann gehts auch :)

module jdoodle;
    reg [31:0] Vector;
    wire [7:0] Array [3:0];

    generate
    genvar g_index;
    for(g_index=0; g_index < 4; g_index = g_index + 1) begin
      assign Array[g_index] = Vector[(g_index+1)*8-1 : g_index*8];
      //assign Array[g_index*N +: N ] = Vector[g_index]; // +: also works
    end
    endgenerate 
  
    /*
      assign Array[0] = Vector[7 : 0];
      assign Array[1] = Vector[15 : 8];
      assign Array[2] = Vector[23 : 16];
      assign Array[3] = Vector[31 : 24];
*/
    
    initial begin
        #1 Vector = 32'hC5B2B856;
        
        $monitor("%t,%h,%h,%h,%h",$time,Array [0],Array [1],Array [2],Array [3]);
        #10 $finish;
    end
endmodule