Forum: FPGA, VHDL & Co. Verilog: Initialisierung Vector Array


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von verilog (Gast)


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Hallo,

Ich versuche gerade einen synthetisierbaren Vector Array zu 
Initialisieren. Hier mal dr Versuch in einer testbench.
1
module jdoodle;
2
/*
3
    localparam t[5] = {
4
        32'hffffffff,
5
        32'h55555555,
6
        32'h22222222,
7
        32'heeeeeeee,
8
        32'h11111111
9
    };
10
  */
11
  parameter reg [7:0] t [0 : 7]   = '{8'd9, 8'd5, 8'd3, 8'h21, 8'd9, 8'd9, 8'd5, 8'd9};
12
  
13
    initial begin
14
        #1 Vector = 32'hC5B2B856;
15
        
16
        $monitor("%t,%h,%h,%h,%h,%h,%h,%h,%h",$time,t [0],t [1],t [2],t [3], t[4], t[5], t[6], t[7]);
17
        #10 $finish;
18
    end
19
endmodule

1
jdoodle.v:11: syntax error
2
jdoodle.v:11: error: syntax error in parameter list.

von Marcus H. (mharnisch) Benutzerseite


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Weiß der Compiler, dass SystemVerilog Syntax verwendet wird?

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