MIPS24KEc Pipeline

[M. S. (nickfisher)]

Hi,
ich versuche gerade zu verstehen, was die verschiedenen Pipeline stufen 
einer MIPS24KEc CPU tun.
So richtig kapier ichs aber nicht. Erstmal interessiert mich nur die 8 
Stufig haupt pipeline, MIPS16e ist mir erstmal egal.

Kann mir jemand ein paar deutsche stichwörter oder eine hilfreichere 
erklärung geben als im datenblatt wo zum beispiel zu "Register File 
access" die tolle erklärung "Register File access" steht...

> The 24KEc core pipeline consists of the following stages:
> •   IF - Instruction Fetch First
> •   IS - Instruction Fetch Second
> •   RF - Register File access
> •   AG - Address Generation
> •   EX - Execute
> •   MS - Memory Second
> •   ER - Exception Resolution
> •   WB - WriteBack

Vielen Dank im Voraus,

Simon

Datenblatt(Pipeline auf seite 4): 
http://wiki.prplfoundation.org/w/images/3/39/MD00445-2B-24KEC-DTS-02.00.pdf

[Strubi (Gast)]

Moin,

vielleicht nicht ganz das richtige Unterforum für solche Fragen, aber 
obs unter 'FPGA' besser aufgehoben ist...
RFA ist der Zugriff auf die Register-Bank, also Register-Nummer der 
Source, der Destination und Temporary aus dem Opcode decodieren und an 
das faktische Tri-Port-Memory (das Register File) anlegen.
Am besten schaust du dir vorher mal die 5-stage-Pipeline der klassischen 
MIPS-I an, da gibt es eine Menge Material an div. *.edu-Adressen.
Der DLX ist auch noch lehrreich.
Ansonsten hier mal nach MIPS oder Mais, Plasma, usw. suchen, wenn du es 
wirklich bis in die Tiefe verstehen willst, würde ich empfehlen, eins 
der im Source verfügbaren MIPS-Designs in die Simulation zu stecken.
Das geht mit GHDL und GTKwave sehr gut, siehe auch 
https://section5.ch/index.php/dokumentation/masocist-soc/virtualchip/