Hallo µCler,
ich möchte als Input und Output einer VHDL-Entity ein Integer-Array
verwenden, und zwecks Validierung/Verifikation bevorzuge ich es, alle
Integers mit einer Range zu versehen. Bisher sieht mein Ansatz
folgendermaßen aus:
1 | package types_comp is
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2 | type array_integer_t is array (natural range <>) of integer;
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3 | end package;
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4 |
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5 | library ieee;
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6 | use ieee.std_logic_1164.all;
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7 | use ieee.numeric_std.all;
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8 | use work.types_comp.all;
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9 |
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10 | entity cpe is
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11 | generic (
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12 | MAX_VALUE : positive := 255;
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13 | PE_COUNT : positive := 128
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14 | );
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15 | port (
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16 | clk_i : std_ulogic;
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17 | reset_i : std_ulogic;
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18 |
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19 | s_base_i : in integer range 0 to MAX_VALUE;
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20 | s_calc_i : in integer range 0 to MAX_VALUE;
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21 | m_cost_o : out array_integer_t (0 to PE_COUNT-1) -- range?
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22 | );
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23 | end cpe;
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Wie ihr seht, ist der Output in seiner Range nicht beschränkt. Dadurch,
dass der Port per Generics definiert ist, sehe ich leider keine
Möglichkeit, die Range zu definieren, ohne im externen Package bereits
die Ranges vorzudefinieren. Das Modul wird voraussichtlich mehrfach
instanziiert, mit unterschiedlichen Generics.
Habt ihr Rat?
Viele Grüße,
dz
