VHDL08: Integer-Array mit Range als Port

[Dominik N. (dzo_pf)]

Hallo µCler,
ich möchte als Input und Output einer VHDL-Entity ein Integer-Array 
verwenden, und zwecks Validierung/Verifikation bevorzuge ich es, alle 
Integers mit einer Range zu versehen. Bisher sieht mein Ansatz 
folgendermaßen aus:

package types_comp is
    type array_integer_t is array (natural range <>) of integer;
end package;

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.types_comp.all;

entity cpe is
    generic (
        MAX_VALUE : positive := 255;
        PE_COUNT : positive := 128
    );
    port (
        clk_i : std_ulogic;
        reset_i : std_ulogic;

        s_base_i : in integer range 0 to MAX_VALUE;
        s_calc_i : in integer range 0 to MAX_VALUE;
        m_cost_o : out array_integer_t (0 to PE_COUNT-1) -- range?
    );
end cpe;

Wie ihr seht, ist der Output in seiner Range nicht beschränkt. Dadurch, 
dass der Port per Generics definiert ist, sehe ich leider keine 
Möglichkeit, die Range zu definieren, ohne im externen Package bereits 
die Ranges vorzudefinieren. Das Modul wird voraussichtlich mehrfach 
instanziiert, mit unterschiedlichen Generics.

Habt ihr Rat?

Viele Grüße,
dz

[Duke Scarring (Gast)]

Wie oft ist mehrfach?
Wenn es sich (nur) um zwei oder drei unterschiedliche Instanziierungen 
handelt, würde ich verschieden Array-Type definieren.

Wenn es mehr wird, kann man im Code assertions unterbringen und dort den 
Bereich prüfen:

    -- ungetestet:
    -- pragma translate_off
    check_range_p : process( mcost_o)
    begin
        for index in range m_cost_o'range loop
            assert m_cost_o( index) < MAX_VALUE 
                report "overrange" severity failure;
        end loop;
    end process;
    -- pragma translate_on

Duke

[Dominik N. (dzo_pf)]

Mehrfach ist zurzeit N-fach, ich versuche mich in der Hinsicht nicht 
einzuschränken. Zu Projektstart wurde definiert, dass in den Packages 
keine Konstanten definiert werden, um hier größtmögliche Flexibilität zu 
gewährleisten. Mir persönlich ist auch der Einsatz von Generics lieber, 
da ich mich dadurch sehr leicht in fremden Code hineinversetzen kann.

Das mit den Assertions wird zurzeit bei uns gemacht - ich bevorzuge 
jedoch Code, der ausdrücklich die Ports einschränkt zwecks einfacher 
Lesbarkeit (subjektiv). Naja, vielleicht wird das einfacher, wenn 2027 
VHDL2017 rauskommt, und man dann mit Interfaces seine Ports definieren 
kann...