Statische Timing Analyse - Tutorial Buche/Quelle

Das Buch "Constraining Designs for Synthesis and Timing Analysis: A 
Practical Guide to Synopsys Design Constraints (SDC)" finde ich nicht 
schlecht.

7ps müssen nicht schlecht sein. Kommt ja noch Clock Tree Synthese mit 
mgl useful skew.
Welche Strukturgrösse ist es denn?
Richtiges Constraining ist ja nur ein Bruchteil davon.

150nm LFoundry.
Ok, ich verstehe was du meinst, wenn der clock auch etwas verschoben ist 
wegen laufzeiten wird das relativ.

Wichtig sind in diesem Fall vorallem die Hold times, da der Clock 
eigentlich (digitale) Impulse aus dem Analogteil sind, die ich Zählen 
muss. Und wenn die eben seltener kommen darf ich keine Violations haben. 
Für setup Zeiten ist ein niedrigerer Takt ja kein Problem.

Ich werd mal das Buch besorgen und mich einlesen!

Langsame Clocks sind iA kein Problem hinsichtlich setup/hold.
Klingt für mich eher so, als wäre dein Konzept nochmal überdenkenswert, 
wenn du mit "irgendwann" kommenden Clocks "einfach so" in eine andere 
willst.
Dafür gibt es Clock Domain Crossing Rezepte, die iA auch 
Umsynchronisierung beinhalten.

Einsynchronisiert muss nichts werden. Ein Synchroner Zähler zählt 
analoge pulse. Nach dem Zählen (clock disabled) wird der Zählerstand 
ausgelesen und dannach in einem anderen clockdomain weiterbearbeitet.
Ich wollte damit nur sagen, das der clock kein typischer, konstanter 
clock ist, sonder dass er eben recht variabel ist.