Guten Abend, ich hab ein Projekt, das einen FPGA ziemlich mit Logik vollstopft und je nach PLL-Einstellungen bemüht sich der Fitter mal mehr mal weniger, meine Frequenzvorgabe zu erfüllen. Beispielsweise stelle ich 160MHz ein, dann reported mir der Timing-Analyser 155MHz würden noch funktionieren. Stelle ich dann 155MHz ein, meint er, es würden noch 150MHz gehen usw ... Die Synthese dauert fast 1,5h weshalb das ziemlich nervig ist ... Ich würde gerne nach der Synthese den PLL-Clock einfach auf die Frequenz einstellen, die mir der Timing-Analyser berichtet hat, ohne erneut synthetisieren zu müssen. Weiß jemand, ob das irgendwie möglich ist? Viele Grüße, Mampf
Welches FPGA? Normal gibt es für die FPGA-Familie immer eine Beschreibung der PLL mit ihren Möglichkeiten.
Quartus = Altera/Intel Die Dinger haben üblicherweise eine "ALTPLL_RECONFIG"-IP, mit der sich die PLL-Parameter während der Laufzeit umkonfigurieren lassen. Ob das die Sache allerdings wesentlich vereinfacht, mag ich bezweifeln...
Gast
#5417643
Das sollte in Quartus mit ECOs (Engineering Change Orders) möglich sein, könnte nur etwas schwer werden die passenden Parameter zu ermitteln. Am einfachsten wahrscheinlich indem man ein kleines Projekt mit nur der gewünschten PLL erstellt und die Parameter kopiert. Mit einer PLL habe ich das allerdings noch nie probiert, kann auch sein, dass das da nicht geht, aber normalerweise sollte ECO bieten was du brauchst.
Gast
#5417907
> "ALTPLL_RECONFIG"
geht erst ab CycloneIII.