Verilog attribut "keep" in Quartus

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module PlayGround01v01( input wire D0, output wire LED1  ) ;

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wire clk ;

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assign clk = D0 ;

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VARIANTE1: reg regA /* synthesis preserve = 1 */ ; 

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VARIANTE2: (* preserve = 1 *) reg regA ;

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always @(posedge clk) begin

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  regA = regA+D0  ;

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  end

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//assign LED1=regA ;     

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endmodule

Weiss jemand wie man in Verilog unter Quartus erzwingen kann, dass
ein bestimmtes Signal/Register erhalten bleibt. Ich habs mit diversen
Varianten mit "keep" probiert, klappt aber nicht (Beispiel oben).
Wenn ich "assign LED1=regA ;" wird regA synthetisiert.

Im Forum hab ich bisher nur für Xilinx gefunden, dass man dort "Save" 
benutzen muss, um das "trimming" von Variablen zu verhindern. Das hilft 
mir aber nicht weiter.