Vivado Synthese eigene Log-Messages hinzufügen

Hallo,

Ich möchte bei der Vivado-Synthese eigene Log-Messages in den 
Synthesereport direkt aus einem VHDL-Quellcode hinzufügen. Ist das 
möglich bzw. wenn ja, wie?


Konkreteres Beispiel:
Ich habe im Quellcode eines VHDL-Moduls generics, deren Wert ich in der 
Simulation per

1

if (mein_generic < 10) then

2

  assert false report "Das generic liegt im normalen Bereich. Das hat die Auswirkungen abc." severity note;

3

else

4

  assert false report "Das generic liegt im erweiterten Bereich. Das hat die Auswirkungen xyz." severity note;

5

end if;

ausgebe. Die generics sind ja für die Synthese statisch und ich würde 
diese Zusatzinformation nun auch gern in den Vivado Syntheselogs 
ausgeben, wenn das Modul synthetisiert wird. Ist das irgendwie durch 
irgendwelche Synthesizer-Features/Kommandos direkt im Quellcode möglich?

Mir ist bewusst, dass ich den generic-Wert direkt im normalen 
Synthesereport suchen kann. Mir geht es eher darum, dass ein anderer 
Entwickler, der dieses Modul mit eigenen Parametern instanziiert und von 
den Innereien keine Ahnung hat, noch ein paar zusätzliche Infos zu den 
gewählten Parametern im Syntheselog bekommt.