Vivado Synthese eigene Log-Messages hinzufügen

[VHDL hotline (Gast)]

Hallo,

Ich möchte bei der Vivado-Synthese eigene Log-Messages in den 
Synthesereport direkt aus einem VHDL-Quellcode hinzufügen. Ist das 
möglich bzw. wenn ja, wie?


Konkreteres Beispiel:
Ich habe im Quellcode eines VHDL-Moduls generics, deren Wert ich in der 
Simulation per

if (mein_generic < 10) then
  assert false report "Das generic liegt im normalen Bereich. Das hat die Auswirkungen abc." severity note;
else
  assert false report "Das generic liegt im erweiterten Bereich. Das hat die Auswirkungen xyz." severity note;
end if;

ausgebe. Die generics sind ja für die Synthese statisch und ich würde 
diese Zusatzinformation nun auch gern in den Vivado Syntheselogs 
ausgeben, wenn das Modul synthetisiert wird. Ist das irgendwie durch 
irgendwelche Synthesizer-Features/Kommandos direkt im Quellcode möglich?

Mir ist bewusst, dass ich den generic-Wert direkt im normalen 
Synthesereport suchen kann. Mir geht es eher darum, dass ein anderer 
Entwickler, der dieses Modul mit eigenen Parametern instanziiert und von 
den Innereien keine Ahnung hat, noch ein paar zusätzliche Infos zu den 
gewählten Parametern im Syntheselog bekommt.

[Duke Scarring (Gast)]

Ich bilde mir ein, das das bei der ISE noch genau so funktioniert hat.
Hast Du es mal ausprobiert?
Evtl. mal mit der severity rumspielen...

Duke

[Christian R. (supachris)]

Das klappt so. Ich lasse mir da auch einiges ausgeben, vor allem Werte 
die aus Generics berechnet werden, Bitbreiten usw.

[VHDL hotline (Gast)]

Ach, doch so einfach. Danke euch.

Wer es nachmachen will, die Synthese muss mit -assert aufgerufen werden.

[A. F. (chefdesigner)]

Klingt interessant! Was muss dann nun wo und wie einstellen, um einen 
Report zu bekommen?

Ich hätte z.B. einen Bedarf für die Fälle, wo infolge überzogener 
Einstellungen zu gro0e Bitbreiten vorkommen, z.B. die, bei denen gerade 
die Eingangskapazität von Multiplizierern über schritten wird und der 
nächste angekratzt werden muss.