Forum: FPGA, VHDL & Co. Systemverilog: Aliases in Interfaces und Modports


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von Vancouver (Gast)


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Moin,

in einem Systemverilog-Design verwende ich Interfaces und Modports, um 
Module zu verbinden. In einem Modport hat ein Signal immer den Namen, 
der im Interface definiert wurde, ergänzt um eine Richtung. Ich möchte 
jedoch in den Modports andere Namen verwenden. Insbesondere sollen 
bestimmte Interface-Signale in verschiedenen Modports unter 
verschiedenen Namen auftauchen.

Beispiel: Ein Interface-Signal mit den Namen "link1" soll an einem 
Modport  "rx", an einem anderen "tx" genannt werden. Innerhalb des 
Interfaces sind also dann tx und rx verbunden. Genaugenommen sind rx, tx 
und link1 ein und dasselbe Signal.

Kann man das mit Aliases erreichen? Kann man in Interfaces einem Signal 
mehrere Alias-Namen geben und diese in den Modports verwenden?

Hintergrund meiner Frage. Die Module existieren bereits, verwenden aber 
keine Interfaces und MPs. Da der Sourcecode mit 800+ Port-Signalen etwas 
ungelenkig ist, soll das ganze auf Interfaces umgestellt werden, jedoch 
mit möglichst wenigen Änderungen in den Modulen, insbesondere ohne 
Umbenennung der Signalnamen (damit die Dokumenation weiterhin passt).

von Marcus H. (mharnisch) Benutzerseite


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Du meinst “modport expressions”. Schau mal dort nach: IEEE 1800-2012, 
25.5.4 Modport expressions.

von Vancouver (Gast)


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Ich hab noch nicht so wirklich verstanden, was da passiert, aber das 
scheint in die richtige Richtung zu gehen. Das muss ich mir mal genauer 
anschauen.

Vielen Dank für den Hinweis!

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