Gast
#5492561
Hallo, ich möchte eine simplen Instruction-cache (kein write-back) für das 32mb sdram des terrasic DE0-nano boards erzeugen und hab mir dafür einen directmappedcache (Anhang) zusammengebastelt. In der Simulation mit Modelsim funktioniert es so wie es soll jedoch habe ich so eine Vorahnung das die Umsetzung durch Quartus in den FGPA so nicht ohne weiteres funktionieren wird da. Ich rate jetzt mal ins Blaue drauf los, und schätze das irgendwie sichergestellt werden muss das was der Kombinatorische Teil macht (Daten aus dem Cache, Tag und Valid Speicher holen) mit dem Prozess der sozusagen die Steuerung übernimmt synchronisiert werden muss, also quasi das die Daten auch wirklich bei der Steigenden Flanke der clock (hier soll es ein Takt von 100MHz sein) vorhanden und stabil sind. Kann man das in diesem Falle über timing constraints regeln oder bin ich da absolut auf dem Holzweg und mein Versuch kann so gar nicht umgesetzt werden? Und wenn es über constraints geht, wie mache ich das dann? Habe mich bei meinen bisherigen Spielereien immer darauf verlassen das Quartus schon einen Weg findet es zum Laufen zu bringen und bis jetzt klappte das auch, aber hier bin ich mir wie gesagt nicht mehr sicher. Es wäre schön wenn jemand der sich wirklich auskennt ein paar Minuten Zeit findet und nen Blick drauf werfen könnte. Btw. falls jemand Bedenken hat sein Wissen zu teilen, für mich ist es reine Übung (Hobby) und soll in keinster Weise irgendwie zu Geld gemacht werden.