Fragen zu Bitslices im Ultrascale

Hallo FPGA Gemeinde,

ich hätte ein paar Fragen zu den Bitslices beim Xilinx Ultrascale.
Ich hoffe das jemand damit schon Erfahrung hat.

1. Was ist der Vorteil der Bitslices? Es ist ja nur ein IODelay, ein 
IOSERDES und ein Fifo in einem Block oder?

2. Verstehe ich das richtig das es zu jedem Pin ein Bitslice gibt?

3. Stimmt das, dass man ein RX und TX nicht in einem Nibble packen darf? 
Weil bei mir mekert er dann weil er das BitsliceCntrl vom RX nicht 
hernehmen kann weil es für den TX reserviert ist. Wenn ich den TX auf 
einen anderen PIN lege, funktioniert es. Stattdessen habe ich dafür das 
Problem das er den BitsliceCntrl nicht mit dem Bitslice routen kann. 
Woran könnte das liegen?

Danke vielmals

mfg

Paul