DE0-Nano-SoC Ethernet und Nios II

Horst Gast 10.12.2018 14:17 #5653296

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Hi,

ich muss 10x I2C-Schnittstellen über Ethernet ansprechen. Da es m.W. 
keinen uC gibt, der soviele I2C-Schnittstellen hat (Soft I2C ist keine 
Option) bin ich beim FPGA-Board "DE0-Nano-SoC" 
(https://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=167&No=941) 
gelandet.

FRAGE: Lt. Specification ist der Ethernet-PHY an den "HPS-Teil" 
angebunden. Kann ich den Ethernet-PHY auch direkt mit einem Nios II 
betreiben, oder muss ich gezwungenermaßen dem Cortex-A9 anwerfen?

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Elias K. (elik) 10.12.2018 14:47 #5653335

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Schau mal hier rein:
https://moodle.epfl.ch/pluginfile.php/1680498/mod_resource/content/11/SoC-FPGA%20Design%20Guide%20%5BDE0-Nano-SoC%20Edition%5D.pdf

Figure 7.2
Kap. 7.5.2 - EMAC0, EMAC1
Kap. 8.3.

Sieht aus, als könne man alle Peripherie, die am HPS hängt, sowohl vom 
MPU als auch FPGA aus ansprechen.

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Elias K. (elik) 10.12.2018 14:58 #5653345

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Noch zwei Links:

https://people.ece.cornell.edu/land/courses/ece5760/DE1_SOC/HPS_INTRO_54001.pdf
Seite 1-9

Dokumentation zum EMAC:
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/cyclone-v/cv_54017.pdf

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Horst Gast 10.12.2018 16:12 #5653446

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@Elias: DANKE, das hilft mir sehr weiter!

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