Ich bekomme die Meldung:
1 | limit due to minimum period restriction (tmin) |
Bei fmax summary. Weis jemand, woher die kommen kann? Ist scheinbar auf 10MHz begrenzt. Ich weiss nichts von tmin.
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Forum: FPGA, VHDL & Co. Quartus: limit due to minimum period restriction (tmin)Ich bekomme die Meldung:
Bei fmax summary. Weis jemand, woher die kommen kann? Ist scheinbar auf 10MHz begrenzt. Ich weiss nichts von tmin. ich hatte dasselbe Problem und wusste mir nicht anders zu helfen, als für die inout-Ports eigene "in"- und "out"-virtual clocks anzulegen. Wie das zustande kommt, habe ich (immer noch) nicht verstanden... Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
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