Hallo, Ist es möglich mit Verilog ein zweidimensionales Feld mit konstanten Werten zu erzeugen?
1 | z.b. param [31:0] konstanten [15:0][15:0] = { |
2 | { 32bit-wert0, 32bit-wert1 .. 32bit-wert15 }, |
3 | . |
4 | ... |
5 | ... |
6 | { 32bit-wert0, 32bit-wert1 .. 32bit-wert15 } |
7 | } |