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Forum: FPGA, VHDL & Co. 2 Dimensionales Feld von Konstanten werten mittels verilog


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Autor: verilog_2dim (Gast)
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Hallo,

Ist es möglich mit Verilog ein zweidimensionales Feld mit konstanten 
Werten zu erzeugen?
z.b. param [31:0] konstanten [15:0][15:0] = {
    { 32bit-wert0, 32bit-wert1 .. 32bit-wert15  },
       .
       ...
       ...
   { 32bit-wert0, 32bit-wert1 .. 32bit-wert15  }
} 

Autor: Martin O. (ossi-2)
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Vielleicht hilft das:
https://stackoverflow.com/questions/3011510/how-to-declare-and-use-1d-and-2d-byte-arrays-in-verilog

Notfalls kann man ja immer noch die Daten eindimensional angeben und 
zweidimensional addressieren.

Autor: verilog_2dim (Gast)
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Danke Martin für deine Antwort,

Ich habe ein kleines Schnippsel Hardwarebeschreibung gemacht:
module jdoodle;
    reg [3:0] test[1:0][1:0];
    
    initial begin
        test = {{1,2},{1,2}};
        $display ("Welcome to JDoodle!!!");
        $finish;
    end
endmodule

gibt es einen komfortablen weg gleich das  gesamte Array mit einmal zu 
initialisieren. Am liebsten so wie in c:
   test[1][1];
   test = {{1,2},{1,2}};

Autor: Hallo (Gast)
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Hi!
Ein
'
Vor der ersten { sollte zum erwünschten Ergebnis führen. Such im LRM mal 
nach
'{
Da findest ein paar Beispiele!
Gruß

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