SDRAM IP Core mit Quartus Prime simulieren

Hi,

habe das gleiche Board und ein Design mit SDRam Core und Simulation 
laufen.
Ist zwar nicht der Altera Core, spielt aber für das Testbench Model 
keine Rolle.

Was du brauchst ist das hier:
https://www.freemodelfoundry.com/fmf_models/ram/mt48lc32m16a2.vhd

Denk dran, das auf dem Board 2 SDRam Chips sind und demzufolge das Model 
auch 2 mal in die Testbench muss!


Wenn du weitere Fragen hast, dann raus damit.

In der Testbench instantiiert und das wars.
Hier mal meine (gekürzte) Variante für die unteren 16 Bit.

Alternativ kannst du vielleicht auch das Modell aus Quartus benutzen, 
kann ich nicht sagen, ich benutzte wie gesagt den Systembuilder nicht, 
sondern einen rein VHDL basierten SDRam Core.

1

imt48lc32m16a2_lower : entity work.mt48lc32m16a2

2

   port map 

3

   (

4

      BA0       => DRAM_BA(0),   

5

      BA1       => DRAM_BA(1),   

6

      DQML      => DRAM_DQM(0),   

7

      DQMH      => DRAM_DQM(1),   

8

      DQ0       => DRAM_DQ(0),  

9

      ...

10

      DQ15      => DRAM_DQ(15), 

11

      CLK       => DRAM_CLK_DELAY,    

12

      CKE       => DRAM_CKE,    

13

      A0        => DRAM_ADDR(0),

14

      ...

15

      A12       => DRAM_ADDR(12),

16

      WENeg     => DRAM_WE_N,   

17

      RASNeg    => DRAM_RAS_N,  

18

      CSNeg     => DRAM_CS_N,   

19

      CASNeg    => DRAM_CAS_N  

20

   );