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Forum: FPGA, VHDL & Co. Zybo Z7-20: Vivado 2018.3: Kritische Warnungen beim DDR interface (negatives DQS Delay)


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Autor: Johannes K. (krjdev)
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Hallo Community!

Besitze seit kurzem ein Zybo Z7-20 von Digilent. Habe schon ein paar 
einfache VHDL Designs ausprobiert und kann damit zu mindestens sagen, 
dass der PL Teil tut was er soll.

Wollte jetzt aber den ARM Prozessor verwenden und bin aber auf das 
folgende Problem gestoßen. Wenn ich ein Blockdesign erstelle, die Blöcke 
"verdrahte" und anschließend auf "Validate Design" klicke, dann 
erscheinen vier kritische Warnungen Betreff DDR Interface (siehe 
Screenshot). Vivado mag die negativen Werte im Board File für das DQS 
Delay nicht.


Die Board Files habe ich vom Digilent GitHub repo bezogen:
https://github.com/Digilent/vivado-boards

Jetzt sind aber meine Kenntnisse zu DDR Bausteinen derzeit noch 
beschränkt. Weiß also nicht ob die Werte richtig oder falsch sind. Ich 
persönlich würde jetzt vorsichtig Vivado vertrauen.


Ich gehe nach dieser Anleitung vor:
https://reference.digilentinc.com/vivado/getting-started-with-ipi/start

Können diese Werte jetzt überhaupt negativ sein? Oder ist es ein Fehler.


PS:
Habe jetzt mal vorsichtshalber auf GitHub eine Issue erstellt.

: Bearbeitet durch User
Autor: Johannes K. (krjdev)
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Okay,

habe gerade auf GitHub eine Antwort erhalten:

Hier gibt es eine Errata vom Board, leider mit WON'T FIX.
https://reference.digilentinc.com/reference/programmable-logic/zybo-z7/reference-manual#hardware_errata

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