Hallo, ich habe eine Problem mit dem Designflow für die partielle Reconfiguration in Vivado. Ich habe ein FPGA Design, in dem ein Block durch einen anderen Block durch partielle Rekonfiguration ausgetauscht werden soll. Ich habe mich dabei an diese Anleitung gehalten: https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841851/XAPP1231+-+Partial+Reconfiguration+of+a+Hardware+Accelerator+with+Vivado+Design+Suite Die Synthese klappt auch, allerdings scheitert das verify zwischen den beiden statischen Teilen meiner beiden Konfigurationen. hat jemand vielleicht eine idee, wo man am besten nach der Ursache suchen könnte? Viele Grüße, Mechaniker
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