mikrocontroller.net

Forum: FPGA, VHDL & Co. Xilinx Partielle Reconfiguration


Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
Autor: Mechaniker (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hallo,
ich habe eine Problem mit dem Designflow für die partielle 
Reconfiguration in Vivado. Ich habe ein FPGA Design, in dem ein Block 
durch einen anderen Block durch partielle Rekonfiguration ausgetauscht 
werden soll.
Ich habe mich dabei an diese Anleitung gehalten:

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841851/XAPP1231+-+Partial+Reconfiguration+of+a+Hardware+Accelerator+with+Vivado+Design+Suite

Die Synthese klappt auch, allerdings scheitert das verify zwischen den 
beiden statischen Teilen meiner beiden Konfigurationen. hat jemand 
vielleicht eine idee, wo man am besten nach der Ursache suchen könnte?

Viele Grüße,
Mechaniker

Autor: Mechaniker (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hat sich erledigt.

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.