Verilog array-werte vordefinieren/aufzählen

[Frank23 (Gast)]

Hallo,
ich bin Neuling in Sachen Verilog und bitte um Nachsicht, wenn meine 
Frage zu simpel ist, aber ich finde in meinen Büchern und im Internet 
nicht, wie ich für ein eindimensionales Array Werte vorbelegen kann.

In C würde das so aussehen:
 int testdaten[5] = {1,17,3,12,4};

Wie mache ich sowas in Verilog? So?

reg [15:0] testdaten [0:5] = '{ 1,17,3,12,4 };


Zur Info: Das Array wird später ein paar tausend Werte lang
und die Werte werden nicht nachträglich geändert, bleiben also konstant.

Danke

[Vancouver (Gast)]

Genau so gehts. Für die Simulation kannst du das so machen.
Für eine Synthese solltest Du aber bei derart großen Konstantenarrays 
ein ROM benutzen, sonst wird die Logik sehr hässlich.

[Vancouver (Gast)]

Für Xilinix ist das beschrieben im UG901(v2019.1) auf Seite 174.

[Frank23 (Gast)]

Etwas umständlich...

Aber jetzt weiß ich, wie ich es machen muss.
Vielen Dank !!