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AltiumDesigner - Harness - Port not matched Sheet Entry
Gast
#6046705
Hallo zusammen Ich würde gerne drei Busse und drei logische Signale in einem Harness zusammenfassen. Leider mache ich irgendetwas falsch, da der Designer sich beklagt. Hatte jemand schonmal ähnliche Probleme und hat einen Rat? Danke!
Gast
#6046707
Die Signale heissen übrigens R_[x] G_ etc. Wollte ich kurz erwähnen, da man den Underline nicht gut sieht.
Gast
#6046875
Der Fehler liegt vermutlich in der Verbindung vom Port (DV_FPGA_IN) zum darüber liegenden Sheet. Manchmal hilft es, den Port überall zu löschen, um ihn dann an einer Stelle neu anzulegen und über Synchonize Sheet Entries and Ports von Altium in den verbundenen Sheets anlegen zu lassen.
Gast
#6047072
Es ist Altium Desinger, also würde ich nach kurzem überprüfen auf offensichtliche Fehler von einem Bug ausgehen. Ich hatte schon öfters Probleme mit Harnessen, geholfen hat oft ein Löschen aller betreffenden Harnessen und anschliessendes Neuerstellen. Falls das zu viel Arbeit bedeutet geht auch, das Projektfile zu löschen und das Projekt neu anzulegen (*.SchDoc und *.PcbDoc können behalten werden). Anmerkung: Ich habe selten ein dermassen teueres Programm gesehen dass so unglaublich instabil ist und so viele Fehler hat. Wenn ich mit einer Software Probleme habe suche ich normalerweise den Fehler bei mir. Die einzige Ausnahme ist Altium, hier gilt der Grundsatz "im Zweifel gegen den Angeklagten" Irgendwo gibt es einen Befehl zur Regeneration von Harnessen. Ich hab aber einfach die .Harness Dateien im Verzeichnis gelöscht, damit werden sie neu erstellt. Um Problemen aus dem Weg zu gehen würde ich immer dem Harness ein Net Label verpassen, dadurch wird die Namensgebung der Netze eindeutig. Macht man das nicht folgt die Namensgebung den gleichen Regeln wie Busse genau so wirr. Platziert man ein Netlabel sind die Netznamen = Harnessname.SheetEntrie ( Siehe Attachment). In den Projekt Optionen, kann ich immer wieder nur betonen alle Netlist Options aus. Versucht ein Port und ein Harness das Netz zubenennen klappt das in den meisten Fällen nicht. Schaut mal fremde Schaltpläne an, oft werden für Port,NetLabel,Bus und Sheet Entries die gleichen Namen verwendet um 'Duplicate Net Names' zu umgehen.
Gast
#6048214
Vielen Dank für eure Antworten Ich krieg das aber einfach nicht hin. Ich habe mich nun von Harness verabschiedet und nur noch mit Ports gearbeitet. Leider kriege ich keine Verbindung! Siehe Bilder im Anhang. VI.R[x] ist nicht mit VO.R[x] verbunden auf dem PCB. Webb ich VI.R[] zu VO.R[] umbenenne, dann bekomme ich den Error "duplicate net names"... Auch auf der Altium Seite können Ports verschiedene Namen haben: https://www.altium.com/documentation/altium-designer/multi-sheet-and-multi-channel-design-ad?version=18.1 https://www.altium.com/documentation/sites/default/files/wiki_attachments/296859/MultiChannel_Multiple.png Ich weiss langsam echt nicht mehr weiter... Das Sytem hat ja auch Recht mit duplicate net names. Du verbindest auf dem Master sheet ein Signal VI mit VO. Eine physicalische Verbindung mit zwei Namen, was soll Altium da machen ?. Platziere auf dem Master Sheet (G.jpg) auf dem Bus ein Netlabel z.B. VIO.R[7..0]. Und im Sub Sheet ERC Markers an den Signalen und dem Bus um den System mitzuteilen das duplicate Names OK ist.
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