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Forum: FPGA, VHDL & Co. Lattice - PLL Eingang mit internem Signal verbinden


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von Holger K. (holgerkraehe)


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Hallo zusammen

Ich würde gerne den Clockeingang einer PLL mit einem internen Signal 
takten.
Leider meldet mir Diamond dann:
ERROR - 'CLK_LVDS_RCLK' matches no clock ports in the design.

Dies deshalb, da Diamons dieses Signal als Takt erkennt, da es an den 
Eingang einer PLL geht. Jedoch findet es dieses Signal nicht als 
Eignangsport, da es sich ja nur um ein Signal handelt.

Gleichzeitig erzeugt Diamond in der Spreadsheetview eine neue constraint 
für eben dieses Signal jedoch unter Ports. Diese Regel wird jedoch nicht 
matchen, da es sich ja nicht um einen Port handelt.

Wie geht man mit sowas um?

Danke

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