Hallo zusammen
Ich versuche ein vhdl modul zu instanzieren.
Das Modul sieht wie folgt aus:
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.all;
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3 | use IEEE.NUMERIC_STD.all;
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4 |
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5 | library MACHXO3L;
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6 | use MACHXO3L.components.all;
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7 |
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8 |
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9 | entity rgbanalyzer is
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10 | port(
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11 | X_POS : in integer range 0 to 2000;
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12 | Y_POS : in integer range 0 to 2000;
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13 | R : in std_logic_vector (7 downto 0);
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14 | G : in std_logic_vector (7 downto 0);
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15 | B : in std_logic_vector (7 downto 0);
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16 | PX_CLK : in std_logic;
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17 | data : out std_logic;
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18 | DE : in std_logic);
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19 | end rgbanalyzer;
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20 |
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21 | architecture Behavioral of rgbanalyzer is
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22 | begin
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23 |
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24 |
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25 | process(PX_CLK)
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26 | begin
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27 |
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28 | if(rising_edge(PX_CLK)) then
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29 |
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30 |
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31 | end if;
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32 | end process;
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33 |
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34 | end Behavioral;
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Ich bekomme immer die Meldung:
1 | ERROR - logical block 'rgbanalyzer_i' with type 'rgbanalyzer' is unexpanded.
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Die instanzierung sieht so aus:
1 | component rgbanalyzer
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2 | port (
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3 | X_POS : in integer range 0 to 2000;
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4 | Y_POS : in integer range 0 to 2000;
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5 | PX_CLK : in std_logic;
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6 | R : in std_logic_vector (7 downto 0);
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7 | G : in std_logic_vector (7 downto 0);
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8 | B : in std_logic_vector (7 downto 0);
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9 | data : out std_logic;
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10 | DE : in std_logic
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11 | );
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12 | end component rgbanalyzer;
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13 |
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14 | ....
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15 |
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16 | rgbanalyzer_i : rgbanalyzer
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17 | port map (
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18 | X_POS => X_POS,
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19 | Y_POS => Y_POS,
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20 | PX_CLK => d,
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21 | R => RED_A,
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22 | G => GREEN_A,
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23 | B => BLUE_A,
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24 | DE => e,
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25 | data => LD_ANALYZER_DATA
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26 | );
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Hat jemand eine Idee?
Zur Info: zuvor war im Modul rgbanalyzer.vhd durchaus Code enthalten.
Zwecks Fehlereingrenzung habe ich dann begonnen den Code zu entfernen...
schluessendlich liefs auch ohne Code nicht.
