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Forum: FPGA, VHDL & Co. Lattice Diamond - unexpanded logical block


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von Holger K. (holgerkraehe)


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Hallo zusammen

Ich versuche ein vhdl modul zu instanzieren.

Das Modul sieht wie folgt aus:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;

library MACHXO3L;
use MACHXO3L.components.all;


entity rgbanalyzer is
  port(                         
    X_POS  : in  integer range 0 to 2000;
    Y_POS  : in  integer range 0 to 2000;
    R      : in  std_logic_vector (7 downto 0);
    G      : in  std_logic_vector (7 downto 0);
    B      : in  std_logic_vector (7 downto 0);
    PX_CLK : in  std_logic;
    data   : out std_logic;
    DE     : in  std_logic);
end rgbanalyzer;

architecture Behavioral of rgbanalyzer is
begin


  process(PX_CLK)
  begin

    if(rising_edge(PX_CLK)) then


    end if;
  end process;

end Behavioral;



Ich bekomme immer die Meldung:
ERROR - logical block 'rgbanalyzer_i' with type 'rgbanalyzer' is unexpanded.

Die instanzierung sieht so aus:
component rgbanalyzer
    port (
      X_POS  : in  integer range 0 to 2000;
      Y_POS  : in  integer range 0 to 2000;
      PX_CLK : in  std_logic;
      R      : in  std_logic_vector (7 downto 0);
      G      : in  std_logic_vector (7 downto 0);
      B      : in  std_logic_vector (7 downto 0);
      data   : out std_logic;
      DE     : in  std_logic
      );
  end component rgbanalyzer;

....

  rgbanalyzer_i : rgbanalyzer
    port map (
      X_POS  => X_POS,
      Y_POS  => Y_POS,
      PX_CLK => d,
      R      => RED_A,
      G      => GREEN_A,
      B      => BLUE_A,
      DE     => e,
      data   => LD_ANALYZER_DATA
      );

Hat jemand eine Idee?

Zur Info: zuvor war im Modul rgbanalyzer.vhd durchaus Code enthalten. 
Zwecks Fehlereingrenzung habe ich dann begonnen den Code zu entfernen... 
schluessendlich liefs auch ohne Code nicht.

: Bearbeitet durch User
von Holger K. (holgerkraehe)


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Problem gefunden.

War eine asynchrone Zuweisung eines Signales...

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