STM32 mit FMC: Byte masking pins verstehen

Guten morgen zusammen,

ich baue gerade u.a. eine DRAM Schnittstelle zu einem STM32 für ein 
neues Projekt und bin mir bei einem Punkt nicht so ganz sicher:

Der Ram, den ich bauen möchte ist ISSI IS42S1632xxx
https://www.mouser.de/datasheet/2/198/42-45R-S_86400F-16320F-706495.pdf

Dieser hat u.a. diese Bit Masking pins DQML und DQMH. Das heißt, man 
kann durch diese Pins das eine von zwei Bytes vom 16bit Wort maskieren. 
Ist ja hilfreich für Burst schreiben, damit benachbarte Bytes nicht 
unerwünscht plattgemacht werden, wenn man ungerade Anzahl an Bytes 
schreiben möchte. Soweit klar.

Auf der STM32 Seite kann man ein "16bit Byte" oder "32bit Byte" 
konfigurieren. Dadurch kann man zwei zusäzliche Pins von FMC "NBL0" und 
"NBL1" nutzen. Diese sind sogenannte "Byte lane outputs". Das heißt, die 
deaktivieren die einzelnen Bytes.

Ist mein Verständnis erstens soweit richtig? Kann ich also diese zwei 
Pins einfach mit den besagten Pins am DRAM verbinden?

Zweitens, (und das verwirrt mich eigentlich): Ist hier die Reihenfolge 
wichtig? Ich habe intuitiv DQML mit NBL0 und DQMH mit NBL1 verbunden. 
Weil L für lower stehen soll. Aber spielt da endianness eine Rolle? 
Besteht da die Gefahr, dass man das falsche Byte maskiert?

Grüße und Danke