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Forum: FPGA, VHDL & Co. Zynq LVDS mit 3.3 V


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von Volldepp liest das Datenblatt nicht (Gast)


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Ich habe ein gröberes Problem und bin auf der Suche nach einer Lösung: 
Ich wollte auf einem Zynq 7000 die LVDS Eingänge benützen und habe diese 
mit einem andern IC verbunden. Geplant war, die IO Bank und den externen 
IC mit 3.3 V zu betrieben. Das Board ist bereits fertig und liegt vor 
mir auf dem Tisch. Leider habe ich erst jetzt festgestellt, dass das 
FPGA nur LVDS mit 2.5 V kann.
Eine Betriebsspannung mit 2.5 V ist nicht vorhanden, auf der IO Bank 
sind auch noch andere Pins die definitiv 3.3 V brauchen. Irgendwelche 
Vorschläge, wie ich die Signale jetzt irgendwie mit möglichste wenig PCB 
Gebastel in das/aus dem FPGA kriege?

Gemäss Xilinx kann man mit den High Range IOs hinreichend murksen
https://www.xilinx.com/support/answers/43989.html

Allerdings geht das nur mit Eingängen. Ich habe aber auch Ausgänge zu 
treiben.

Dieser Beitrag hier setzt die Ausgangsspannung auf 2.5 V, betriebt die 
IO Bank aber mit 3.3 V:
https://forums.xilinx.com/t5/Other-FPGA-Architecture/Artix7-LVDS-output-from-bank-powered-from-3-3V/td-p/939038

Klar gibt es keine Garantie dass das funktioniert, aber eventuell reicht 
es für den Notfall?

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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In welche Richtung geht LVDS? Rein oder raus?

von Volldepp liest das Datenblatt nicht (Gast)


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Ich habe sowohl LVDS Eingänge am FPGA als auch LVDS Ausgänge am FPGA. 
Aber keine bidirektionalen IOs.

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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Ok. Also bei LVDS Eingaenge hab ich es schon erfolgreich geschafft im 
Constraintsfile 2.5V anzugeben und dann die Bank halt mit 3.3V 
betrieben. Da war sogar die System Clock mit dabei und ich konnte fuer 
ein relativ unkritisches (aber mit 150 MHz doch relativ flott unterwegs) 
Design auch keine Problem feststellen.

Ist halt ein absoluter Notnagel, aber mir ist leider das gleiche 
passiert wie bei dir. Eben aus "Gruenden". ;-)

Den Pegel in die andere Richtung anzupassen ist halt schwierig. Im 
Zweifel kannst du auch dein LVDS Out selbststricken ohne den LVDS Buffer 
durch ein Not Gatter und dann mit den Drive Strength experimentieren um 
einen funktionierden LVDS Pegel zu finden.

Haengt halt stark davon ab wie kritisch die Gegenseite ist.

von Tim (Gast)


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Kommt denn bei LVDS_OUT ein gescheiter Swing raus? Wenn das Signal 
ausgeglichen ist (wie 8b10b), könnte man es per Kondensator entkoppeln. 
Auf der Eingangsseite gegenüber benötigst du aber wieder die 
Mittenspannung, die man sich beispielsweise per Spannungsteiler erzeugen 
kann.

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