Platine 4 Lagen - VCC Plane

[Thomas B. (thomasb)]

Hallo !

Ich habe jetzt dann einige Platinen zu routen, wobei eine davon 4 lagig
sein wird (eventuell werd ich sie für den Prototyp 2 lagig machen, aber
das muss ich mir erst genau anschaun).

Auf dieser Platine ist die Spannungsversorgung untergebracht. D.h. am
Eingang eine Spannung von 12-24V. Dann 5V von einem DC/DC Wandler und
dann noch 3.3V von einem Linearregler.
Bei einem 4 Lagen-Aufbau macht man es ja normal so:

Signallayer (kritische Signale)
GND
VCC
Signallayer

Mit den 5V werden auf dieser Platine Relais geschaltet (und auf eine
zweite Platine geführt wo die Spannung dann nur für LEDs verwendet
wird).
Die 3.3V werden für Optokopplereingänge (PullUp), einen RS232
Transceiver und einen USB Chip (FTDI) verwendet, und dann ebenfalls auf
die zweite Platine geführt wo der ganze Digitalteil sitzt.

Welche Spannung sollte man jetzt hier der VCC Plane zuweisen ? Besser
die 5V oder die 3.3V ?

Schöne Grüsse,
Thomas

[Uwe Bonnes (Gast)]

Haeufig kann man die VCC Plane fuer mehr als eine Spannung verwenden.
Die Bauteile sind ja meist mit ihren Spannungen gruppiert. Verwende
Polygone zum Fuellen der "Plane", dass ist beim eventuellen spaeteren
Kopieren oder Multinutzenerstelleung sicherer. Polygone werden mit
umbenannt, Versorgungslagen unter Eagle nicht.

[Thomas B. (thomasb)]

@uwe
geteilte planes wollte ich eigentlich vermeiden, weil ich dann keinen
system integrity test mehr machen kann. arbeite übrigends nicht mit
eagle sondern protel.
trotzdem danke für deine antwort, werd mir das mit den splitted planes
überlegen, das kann protel eh von sich aus ...

mir gings bei meiner frage unter anderem um den gedanken, dass die
relais ja doch etwas mist einstreuen.

[Thomas K. (thkais)]

Andere Idee: Die VCC-Plane nicht als gefüllte Fläche ausführen, sondern
die verschiedenen Spannungen mit hinreichend dicken Leiterbahnen zu den
Versorgungspunkten führen. Den verbleibenden Rest großflächig mit GND
füllen.

[Uwe Bonnes (Gast)]

Was ist ein "system integrity test". Und warum sollte der bei "split
planes" schieflaufen?

[Thomas B. (thomasb)]

@uwe

Naja, mit einem Signal Integrity Test kann man das Verhalten
hinsichtlich Reflexionen und Übersprechen der Signalleitungen
überprüfen. Hab ich bisher noch nie benutzt, würd ich bei diesem
Projekt aber gerne mal probieren (sofern Zeit dazu bleibt).
Protel kann das aber nur wenn keine Split Planes verwendet werden.

Hab mir grad den Lagenaufbau eines vorherigen Projektes angeschaut, das
von einem externen Layouter gemacht wurde; dieser hat die 12V der
Eingangsspannung als VCC Plane definiert.