Moin, per Verilog/VHDL-Transfer kann yosys ja schon einige komplexe Designs synthetisieren, als naechstes kommt MyHDL und vielleicht noch HLS in die Tuete. Ich habe dazu mal ein preliminaeres Front-End gestrickt, was direkt aus Python heraus (vorerst nur MyHDL-Support) in yosys synthesefaehige Konstrukte erzeugt und per Co-Simulation verifiziert. Der Fork dazu liegt hier, der 'Binder'-Knopf (siehe README) startet die Jupyter-Umgebung (dauert ab und an etwas) als virtuelle Maschine im Browser. https://github.com/hackfin/myhdl/tree/jupyosys Die Beispiele (innerhalb 'hacker space', teils in deutsch vorhanden) sind simpel gehalten, dass man's auch allenfalls als Intro in MyHDL verwenden kann. Fuer ein ECP5-Versa-Board gibt es das obligatorische Blinky, wenn der Docker-Container lokal laeuft, ist die Browser-to-FPGA-Latenz (Syn/Map/PnR/Download) unter fuenf Sekunden. Nur so als Hinweis: bitte nicht fuer massive Online-Synthese in der Cloud missbrauchen, die Binder-Resourcen sind beschraenkt. Weitere Beispiele, Uebersetzungen, Bug-Szenarien, usw. werden gerne per Pull-Request entgegengenommen.
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