Vivado MMCM VDHL Instanz erzeugen

Allein die neue Ordnerstruktur ist ja ein Horror und dann die ultra 
lange Namen und die ganzen Pfade. Wer soll da denn noch durchsehen.

Vielen Dank ich glaube ich habe es gefunden.



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------
--  Output     Output      Phase    Duty Cycle   Pk-to-Pk     Phase
--   Clock     Freq (MHz)  (degrees)    (%)     Jitter (ps)  Error (ps)
------------------------------------------------------------------------ 
------
-- clk_out1__50.00000______0.000______50.0______522.315____668.310
--
------------------------------------------------------------------------ 
------
-- Input Clock   Freq (MHz)    Input Jitter (UI)
------------------------------------------------------------------------ 
------
-- __primary__________12.000____________0.010


-- The following code must appear in the VHDL architecture header:
------------- Begin Cut here for COMPONENT Declaration ------ COMP_TAG
component MMCM_IP
port
 (-- Clock in ports
  -- Clock out ports
  clk_out1          : out    std_logic;
  -- Status and control signals
  reset             : in     std_logic;
  locked            : out    std_logic;
  clk_in1           : in     std_logic
 );
end component;

-- COMP_TAG_END ------ End COMPONENT Declaration ------------
-- The following code must appear in the VHDL architecture
-- body. Substitute your own instance name and net names.
------------- Begin Cut here for INSTANTIATION Template ----- INST_TAG
your_instance_name : MMCM_IP
   port map (
  -- Clock out ports
   clk_out1 => clk_out1,
  -- Status and control signals
   reset => reset,
   locked => locked,
   -- Clock in ports
   clk_in1 => clk_in1
 );

Auch die ganzen Ausgaben sind so eindeutig

export_simulation -of_objects [get_files {{d:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.srcs/sources_1/ip/MMCM_IP 
/MMCM_IP.xci}}]  -directory {D:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.ip_user_files/sim_scripts 
}  -ip_user_files_dir {D:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.ip_user_files} 
-ipstatic_source_dir {D:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.ip_user_files/ipstatic} 
-lib_map_path [list {modelsim=D:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.cache/compile_simlib/mode 
lsim}  {questa=D:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.cache/compile_simlib/ques 
ta}  {riviera=D:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.cache/compile_simlib/rivi 
era}  {activehdl=D:/FPGA 
Firmware/Artix7_SDK_CMOD_A7/Artix7_SDK_CMOD_A7.cache/compile_simlib/acti 
vehdl}]  -use_ip_compiled_libs -force -quiet

Länger gets kaum noch

Ich habe schon immer Blockdesigns in ISE benutzt und Components im 
Schematic minteinander verbunden. Dies war viel übersichtlicher als nur 
Code zu schreiben. Ich dachte jedoch das der "alte ISE" Schematic Editor 
schon schlecht war aber der neue ist ja noch viel schlimmer. Das sieht 
ja aus wie Kraut und Rüben alles durcheinander verbunden.