Verilog nach VHDL konvertieren

Also ein programm ist mir nicht bekannt. Wenn du allerdings mit dem
Xilinx ISE oder Webpack oder der gleichen arbeitest, kannst du
komponenten gemixt nutzen. So kann zum Beispiel die eine komponente in
VHDL die nächste in Verilog geschrieben sein. Hilft dir das weiter?

Axel

kann der ModelSim in der freien XILINX-Version auch
Verilog und VHDL gemischt simulieren ?

Nein, kann er nicht!

Kest

@ Axel

Den Baustein den ich ins Auge gefasst habe bzw. das Entwicklungsboard,
das ich habe, ist von Xilinx.
Aber da ich die Code-Stücke verstehen und eventuell verändern möchte
ist eine Umsetzung von Verilog nach VHDL für mich sinnvoll.
Ich hatte ein Programm, aber das finde ich momentan leider nicht mehr.

Gruß

Manfred

Also zum Verstehen sollte man dann doch Verilog lernen. Aber das ist
auch ne äusserung die dir nichts bringt :-) SORRY.
Aber mal im ernst. Mit solchen Programmen habe ich keine erfahrung. Ich
kann nur sagen, das Codes, die vom PC erzeugt werden (so also auch beim
Übersetzen Verilog => VHDL) extreeeeem schwer zu verstehen sind. Bestes
beispiel ist das Codechaos was beim erzeugen einer Statemachine mit dem
StateEditor (oder wie der auch heisst) rauskommt.


Axel

Warum findest Du nicht codestücke in VHDL ? ->

tech-www.informatik.uni-hamburg.de/vhdl/

www.opencores.org

http://tech-www.informatik.uni-hamburg.de/vhdl/doc/faq/FAQ3.html#free_translator