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Forum: FPGA, VHDL & Co. OUTPUT <= INPUT after 2500 ns


Autor: Mattias (Gast)
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Hallo Gemeinde,
hab mal eine Frage zu einer Verzögerung.
Ich möchte gerne ein Signal um 2,5 µs versögern. Nun gibt es ja den
Befehl bla bla after xxx ns.
Ist eine Verzögerung um so einen Wert überhaupt machbar und wie bekommt
man raus, wie genau das ist.
Ich verwende einen Xilinx XC9536 - 15 und die ISE Umgebung.

Danke schon im voraus.
Mattias

Autor: Xenu (Gast)
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"after"-Anweisungen werden von Synthesizern nicht unterstützt.

Definierte Verzögerungen kannst Du nur durch ein getaktetes Design
erreichen. Verzögern kannst Du dann um ein Vielfaches Deiner
Taktperiode. Wenn Du Dein CPLD z.B. mit 10 MHz taktest, ergibt sich
eine Wartezeit von 25 Taktzyklen.

Autor: Mattias (Gast)
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Hallo Xenu,
was meinst Du mit, "wird nicht unterstützt" ?
Ich kann doch in meinem VHDL schreiben:

entity main is
    Port ( INPUT : in std_logic;
           OUTPUT: out std_logic);
end main;

architecture Behavioral of main is
begin
     OUTPUT <= INPUT after 2500 ns;
end Behavioral;


Die Frage ist aber, wie genau das geht und ob der große Wert zulässig
ist.

Mattias

Autor: Xenu (Gast)
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VHDL-Synthesizer ignorieren after-Anweisungen.

Für einen Synthesizer steht da nur:

OUTPUT <= INPUT;

Autor: Thomas R. (Gast)
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.....Die Frage ist aber, wie genau das geht und ob der große Wert
zulässig ist.....

Also beim Simulator wird das auf die ns genau umgesetzt. Doch diese
Anweisung ist rein für funktionale Beschreibungen gedacht, nich aber
für die Synthese auf die Hardware, dort musst du halt für x
Taktperioden warten, wenn du das benötigst.

Autor: T.M. (Gast)
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Laut VHDL-Standard ist der Typ time auf 1 fs genau. Also genauer, als
man es meist braucht. Es kommt am Ende natürlich auch drauf an, was im
Simulator als Resolution eingestellt ist. Das gilt dann auch für die
Simulation.

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