Gast
#6363266
Hallo Leute, ich habe eine Frage zu Vias auf meine Platine. Ich habe schon einen ähnlichen Thread hier gefunden (Beitrag "Via von aussen auf 2. Innenlage"), der beantwortet jedoch nicht alle meine Fragen. Im Bild habe ich eine Blind Via und eine durchgehende Via in den Lagenaufbau eingefügt, ursprünglich habe ich jedoch nur mit durchgehenden Vias gearbeitet. Was mich jetzt wundert ist, dass wenn ich eine Via von zum Beispiel Layer 1 auf Layer 2 setze und aber auf Layer 16 eine Leitung darunter verläuft, bekomme ich keine DRC-Fehler, weshalb ich bis ich auf den verlinkten Thread gestoßen bin dachte, dass die normalen Vias nicht durch die ganze Platte gehen. Ist das einfach ein Fehler im DRC und die Vias gehen wirklich komplett durch (bzw. das Loch), wenn ich sie nicht als Blind Via definiere? LG
