Gast
#387761
Ich versuche mich gerade in das Thema VHDL einzuarbeiten. Ich möchte eine Testbench schreiben, welches nicht nur die Signale der Entity Simuliert, sondern auch die "internen" Signale. ( in meinem Programm: x1,x2,x3,p1,p2,p3,d ) Mein VHDL Programm schaut so aus: library IEEE; use IEEE.STD_LOGIC_1164.all; entity Modul1 is port ( a,b,s0,s1,s2,s3 : in BIT; y : out BIT ); end Modul1; architecture Verhalten of Modul1 is signal x1,x2,x3,p1,p2,p3,d : BIT; begin x1 <= s0 xor s3; p1 <= not a and not b and x1; d <= p1 or p2 or p3; p2 <= a and not b and x2; x2 <= s1 xor s3; x3 <= s2 xor s3; p3 <= not a and not b and x3; y <= d xor s3; end Verhalten; Wie schaut das Testbench Grundgerüst dafür aus, das sämtliche Signale verwendet ? Stimuli ist egal.