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Forum: FPGA, VHDL & Co. bad synchronous description


Autor: Sebastian (Gast)
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Hallo,

kann mir bitte jemand sagen was an diesem VHDL-Code-Snippet falsch sein
kann:

SYNC_ON_RX_DATA: process (DATA_RX, SLR_BIT_CNT_sig)
begin
  if falling_edge (DATA_RX) and SLR_ENABLE_sig = '0' then
     SLR_ENABLE_sig <= '1';
  elsif SLR_BIT_CNT_sig = 9 then
     SLR_ENABLE_sig <= '0';
  end if;
end process;

Ich bekomme immer folgende Fehlermeldung:
Signal SLR_ENABLE_sig cannot be synthesized, bad synchronous
description.

Sebastian.

PS: Wie kann ich den Code hier VHDL bunt darstellen???

Autor: T.M. (Gast)
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vhdl in eckige Klammern für Syntax Highlightning.

So wird nen Schuh drauss:
SYNC_ON_RX_DATA: process (DATA_RX)
begin
  if falling_edge (DATA_RX) then
    if SLR_ENABLE_sig = '0' then
      SLR_ENABLE_sig <= '1';
    elsif SLR_BIT_CNT_sig = 9 then
      SLR_ENABLE_sig <= '0';
    end if;
  end if;
end process;

1. Nur der Clock kommt in die Sens.Liste
2. bei einem synchr. Prozess wird in der äusseren If Schleife nur der
Clock abgefragt

Autor: Sebastian (Gast)
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@TM
Danke für Deine Antwort. Ich hab's kapiert :-)...

Autor: Test (Gast)
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Test

[IF rising_edge(CLK) THEN
   IF enable = '1' THEN
      out <= 'H';
   ELSE
      out <= 'Z';
   END IF;
 END IF;
]

Autor: Test (Gast)
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Test

[IF rising_edge(CLK) THEN
   IF enable = '1' THEN
      out <= 'H';
   ELSE
      out <= 'Z';
   END IF;
 END IF;]

Autor: Test (Gast)
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irgendwie klappt das nicht mit dem Syntax Highlightning... ;-)

Autor: T.M. (Gast)
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[xxxx]  xxxx = vhdl
Code
[/xxxx]

Autor: Test (Gast)
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[IF rising_edge(CLK) THEN ]

Autor: Test (Gast)
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[/IF rising_edge(CLK) THEN ]

Autor: Test (Gast)
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@ TM

[xxxx]  xxxx = vhdl
Code
[/xxxx]

???

Klappt immer noch nicht.....tut mir leid, vielleicht bin ich da zu
unwissend...oder einfach nur zu Banane..... :o

Autor: Tester 2 (Gast)
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IF rising_edge(CLK) THEN 

Autor: Tester 2 (Gast)
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[*vhdl]
IF rising_edge(CLK) THEN
[*/vhdl]

Autor: Tester 2 (Gast)
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OK, Du musst nur noch die beiden Sternchen weglassen!

Autor: T.M. (Gast)
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Angehängte Dateien:

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Siehe Anhang

Autor: Test (Gast)
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Test

IF rising_edge(CLK) THEN
   IF enable = '1' THEN
      out <= 'H';
   ELSE
      out <= 'Z';
   END IF;
 END IF;

DANKE!!!

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