VHDL Wait Statement error

[Daniel Pohl (Gast)]

Ich benötige Starthilfe:
Bei der Inbetriebnahme des NiosII Development Board (Cyclone II
Edition) bin ich auf das im folgenden geschilderte Problem gestoßen:

Ich konnte mittlerweile einfache Programme auf das Board laden und
erfolgreich ausführen, jedoch bekomme ich immer folgende Fehlermeldung
wenn ich die Befehle "wait for [time_expression ];", "wait on
[sensitivilist];" und "wait;" innerhalb von Prozessen nutze. Der
Befehl "wait until [condition];" wird akzeptiert.

Error (10533): VHDL Wait Statement error at morse.vhd(82): Wait
Statement must contain condition clause with UNTIL keyword File:
C:/.....


Folgende Fehlerbeschreibung von Altera hilft mir nich weiter:

VHDL Wait Statement error at <location>: Wait Statement must contain
condition clause with UNTIL keyword

------------------------------------------------------------------------ 
--------
CAUSE: In a Wait Statement at the specified location in a VHDL Design
File (.vhd), you did not use a condition clause with the UNTIL keyword.

ACTION: Change the Wait Statement so it contains a condition clause
with the UNTIL keyword.



Ich bin sicher, dass kein VHDL-Syntax-Fehler vorliegt, da das Problem
bei verschiedenen Beispiel Programmen, die ich von Altera und aus
anderer Literatur übernommen habe auftritt.

Vielen Dank Daniel Pohl

[Daniel R. (daniel_r)]

Wenn Du wait for... synthetisieren willst und auf den FPGA laden willst
geht das nicht. Das liegt daran, dass der FPGA das eben nicht kann.

[Sebastian J. (Gast)]

...ja, wait for Anweisungen sind icht synthetisierbar. Wait until ist
synthetisierbar, es sollte aber auch nur eine wait until Anweisung
innerhalb eines Prozesses verwendet werden und die sollte auch noch am
Anfang des Prozesses stehen. Günstiger ist die Arbeit mit getakteten
Prozessen und einer Empfindlichkeitsliste.