Hallo. Ich habe hier einen Xilinx XC9572-15 verwendet. Dieser zeigt aber ein äußerst merkwürdiges Verhalten. Versorgt wird er mit 5V. Programmiere ich ihn (mit iMPACT), so funktioniert dies einwandfrei. Auch verifizieren und löschen klappt. Nur beim Funktionstest meldet er mir einen Fehler (keinen Vektor gefunden). Doch nun zum eigentlich komischen : Ich habe ihn heute lange Zeit mit einem zweikanal-oszi ausgemessen und seltsame Entdeckungen gemacht. Zuerst einmal hatte jeder Output-Pin ein grundsätzlich anderes Verhalten als in der PostSim-Simulation. Und als krönender Abschluss traten an fallenden Flanken negative Impulse von bis zu -3(!)V und +7V auf. Das kann ja irgendwie nicht nurmal sein. manche Pins haben sogar von -2 bis 6V geschwungen ! Ist das ein Fehler des Oszis oder ist der Chip wirklich kaputt ? Ich möchte nicht hoffen, dass daran angeschlossene Chips nun auch im A**** sind. Ist denn das überhaupt möglich, dass ein CPLD weit jenseits der Versorgungsspannungen noch solche Spikes ausstößt bzw. dauerhaft so ausladend schwingt ? Gemessen hab ich mit einem 1:1 Abnehmerkopf, Masseanschluss an Gerätemasse, Tastkopf an Signal. Der CPLD ist direkt am Chip mit 100nF gepuffert. Auf der Versorgung befinden sich aber noch weitere 4 100nF sowie ein 470µF. Ist das villeicht ein Bug bei Xilinx oder was ist hier los ??? Schaltplan und VHDL folgt. Vielen Dank für alle Antworten.
VHDL Code.
Layout.
Gast
#388264
das ist ja ein wunderschönes Layout. ;) Ähem, tritt das problem nur bei einem CPLD auf? hast du mal versucht das CPLD außerhalb deiner schaltung zu testen? Ich glaube nicht, dass das schwingen normal ist... :)
woohups ... falsche Datei ... einen Moment ... fix vom USB-Stick holen ... ich hab auch noch ein zweites CPLD hier herumliegen ... aber will es aus Angst es auch noch zu zerschießen nich einsetzen (oder dass es von eventuell hegegangenen Nachbarchips mitgerissen wird) ... ist das eigentlich normal, dass der "functional test" nicht geht ?
Okay. Muss wohl messfehler gewesen sein ... an meinem 1-Kanal-Oszi zu Hause erkenn ich keine negativen Impulse ... ebensowenig große positive. Dort befindet sich alles sozusagen in bester Ordnung. Allerdings ist der CPLD immernoch abweichend von der Postfit. Was kann das für Ursachen haben ?
Irgendwie stimmt was im CPLD nicht. Offenbar versucht dieser Eingänge als Ausgänge zu betreiben und invertiert Signale, sodass z.T. die Betriebsspannung wegen Kurzschlüssen zusammenbricht !!! Was ist an dem verdammten Teil verquer ? Kennt das Problem villeicht jemand ? Hab ich eventuell irgendwas wichtiges im Code vergessen ?
Gast
#388268
das mit den functional test ist glaube ich normal. Jedenfalls habe ich das bei mir auch (impact mit cheaptag kabel). Warum der nicht geht weiss ich nicht.
So viel ich verstanden habe, geht der Funktional Test nur wenn man im Jedec-File Testvektoren mitgibt. Diese lassen sich aber nur mit ABEL (!!) erzeugen. Der Funktionale Test ist jedenfalls nicht ein Selbsttest des CPLD's, wie man vielleicht im ersten Moment vermuten könnte. Klaus
Aha. Danke für die Informatio. Leider zeigt der CPLD immer noch nich das Verhalten, dass er soll. Offenbar bleiben einige Pins auf tristate, manche Treiben dauerhaft low und manche high und manche geraten mit ihrem Verhalten auf Kollisionskurs mit dem µC. Also irgendwas läuft da kollosal schief. Natürlich deckt sich auch die Postfit nicht mit dem was eigentlich passiert. Ein Kumpel hat auch mal seinen Prof von der TU Ilmenau gefragt und dieser meinte, dass es bei Xilinx eigentlich nicht üblich seie, dass solche Unterschiede auftreten ... Irgendwie bin ich total verwirrt !
Gast
#388271
Welche ISE Version benutzt du? Alles SPs installiert.
ISE 7.1i ... hab ich Mitte Oktober runtergeladen.
Gast
#388273
Nun ja, 7.1i ohne Service-Packs,da läüft mit CPLDs recht wenig, weiß ich aus eigener Erfahrung, also unbedingt updaten. Gruß Volker
8.1i funktioniert ?
8.1i funktioniert ! Ist zwar eine ziemlich langwierige Sache das Upzudaten (runterladen, installieren, updaten, neu einrichten, ...) aber jetz gehts endlich. Ich hab spaßenshalber mal die ".jed" Dateien von 7.1 und 8.1 verglichen und die sind komplett unterschiedlich. Jetz läuft das Design nämlich auch. Dankeschön für eure Hilfen ! Trotz dessen frag ich mich, wie die von Xilinx bei einem so langlebigen Projekt wie der ISE (immerhin bei Versionsnummer 8 (!) angelangt) so lange so große Bugs übersehen können ?!
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