Vergleichsoperation

VHDL-Beginner Gast #388526
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Tag zusammen,

ich habe ein Problem und brauche dringend eure Hilfe. Ich möchte ein
Modul in VHDL schreiben, welches von aussen zwei mal 24-Bit
Daten(stellen Zahlen dar.) bekommt.
Input: feste Zahl, sich ändernde Zahl, Reset
Output: Zahl_grösser_gleich
Die einen 24-Bit sind fest vorgegeben, die anderen ändern sich ständig.
Die Daten liegen parallel an. D.h. an 48 Pins liegen die Eingangsdaten.
Nun möchte ich einen Vergleich dieser Daten untereinander machen. Wenn
die sich nun ändernde Zahl grösser als die fest vorgegebene Zahl ist,
soll das Modul den Vergleich stoppen und ein Ausgangssignal auf High
legen.
Erst durch ein Reset soll ein neuer Vergleich beginnen, wobei das
Ausgangssignal wieder auf Low heruntergesetzt wird.

Würde mich freuen, wenn Ihr mir helfen könnt.
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Daniel R. Gast #388531
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Hier nal den kompletten Quellcode:

entity vergleich is
port(
  clk,reset  : in std_logic;
  festwert  : in std_logic_vector(23 downto 0);
  variabler_wert  : in std_logic_vector(23 downto 0);
  q    : out std_logic
    );
end vergleich;


architecture behavioral of vergleich is


process(clk)
if rising_edge(clk) then
  if reset = '1' then
    q <= '0';
  else
    if variabler_wert > festwert then q <= '1';
    end if;
  end if;
end if;
end process;
end behavioral;

Bit und Bytebruch

Daniel
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