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Forum: FPGA, VHDL & Co. Optimierung auf speed und area


Autor: Wolfi Gris (griwo)
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Hallo!

Bei ISE7 kann man eine Netzliste auf speed oder auf area optimieren.
Mit area werden die Anzahl der SLices so niedrig wie möglich gehalten,
doch für was ist die optimierung auf speed gut? Auf welches Ziel wird
dabei optimiert und welche Vorteile hat sie?

Bei der Messung der Zeit für die Umsetzung braucht das Programm für den
Modus speed länger bei der Synthese und bei der Implementierung, jedoch
ist der Zeitpunkt kürzer bei der GEnerierung der Programming File. Kann
das vielleicht jemand mit einen guten Grund begründen? Eigentlich müsste
er ja kürzer sein, da weniger Slices gebraucht werden...

Hier ein Auszug:
Altium = LiveDesign Evaluation Board mit Xilinx 3s400fg456-4

FPGA-Board  Synthese Implementierung Programming File  Gesamt
Altium speed  6m 20s    1m 25s           10s     7m 55s
Altium area  4m 44s    1m 10s          25s     6m 20s

Autor: Matthias (Gast)
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Bei Optimierung auf Speed wird das Layout so optimiert, dass die Wege
zwischen den Flip Flops möglichst kurz sind. Dadurch soll es möglichst
hoher maximaler Schaltungstakt erreicht werden.

Mit der Zeit zur Synthese gebraucht wird hat das nix zu tun.

Autor: Jürgen Schuhmacher (Gast)
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Ich kenne die Xilinx ISE nicht so gut, aber hat das nicht auch
Auswirkungen auf Register/FF-Duplizierung etc? Mit niedrigerem Fan-Out
bei parallelen Signalen/Takten kriegt man die Bedarfszeit für
kombinatorische Laufzeiten ja auch runter - nebst besserer
Verdrahtungsoptionen.

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