Im ISE 8.1: Schematic zu VHDL konvertieren

Moin..

Wenn sich da nichts gravierendes geändert hat, geht es nicht.
Die Zeichnung ist keine Visualisierung der Logik, wie etwa bei
FPGAdvantage, sondern etwas Eigenstäniges aus vorgefertigten
Logikblöcken.

--
 SJ

Wieso geht das nicht? Ich hab die 7.1 da geht das. Muss ja auch, wie
wollte man das sonst simulieren? Einfach bei Process View für das .sch
File -> Design Utilities -> View HDL Functional Model.
Aber das sieht dann immer noch wie Kraut und Rüben aus, der übersetzt
ja nur die Leitungsverbindungen und instanziiert alle Gatter usw.
Sinnvollen VHDL Code bekommst du damit nicht. Aber es ist dann
simulierbar.

Moin...

ja, das meinte ich mit "fravierenden Änderungen".
Der VHDL-Spaghetti-Code ist ja nun nicht wirklich menschenlesbar und
ich hatte die Frage so verstanden, daß da aufgeräumt werden sollte.

--
 SJ

Danke Euch Beiden,
Ich habe was herausbekommen, was wie VHDL aussieht. Ist aber schon
Spagetticode. So langsam kommt mir die Erkenntnis, daß es doch nicht so
richtig klappen kann, schönen und für einen Anfänger lesbare Code zu
bekommen. Da muß Ich wohl weiter durch den Spagettischaltplan. Der ist
immer noch nicht schöner geworden ;-)
:-) Johannes