hallo leute, ich habe Quartus 2 instaliert .da ich anfänger bin , habe ich mir einen einfache Beispiel flip-flop family (MAX300A) Diagram/schematic gezeichnet. beim complieren bekomme ich eine Warnung (Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family). Sonst sieht alles in Ordnung zu sein. Was mache ich falsch / was muss ich noch beachten? danke Karam
Offensichtlich hast du kein synchrones FF da reingebastelt sondern ein asynchrones Latch.. und dafür ist eine Timinganalys nicht möglich
Stehe vor der genau gleichen Problem. Im Help heist es dazu zwar "No action is requiered" aber auch "Altera recommends changing the design to remove the latches"! Nur wo sind sie, die latches? Ich habe mein Erstling in Verilog geschieben und finde einfach nicht wo sich asynchrones Latches eingeschlichen haben. Hat einer ein Tip wie man die findet?
Alle Verzweigungen der Bedingungen durchspielen und sicherstellen, daß in jedem Zweig des betrefende Signal einen neuen Wert bekommt. Gfs einen als Default setzen.
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.