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Quartus 2
Gast
#388947
hallo leute, ich habe Quartus 2 instaliert .da ich anfänger bin , habe ich mir einen einfache Beispiel flip-flop family (MAX300A) Diagram/schematic gezeichnet. beim complieren bekomme ich eine Warnung (Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family). Sonst sieht alles in Ordnung zu sein. Was mache ich falsch / was muss ich noch beachten? danke Karam
Gast
#388948
Steht doch in der Warnung drin: er kann für die Latches keine Timinganalyse machen.
Gast
#388949
Offensichtlich hast du kein synchrones FF da reingebastelt sondern ein asynchrones Latch.. und dafür ist eine Timinganalys nicht möglich
Gast
#388950
Sende mal den Code
Gast
#388951
Stehe vor der genau gleichen Problem. Im Help heist es dazu zwar "No action is requiered" aber auch "Altera recommends changing the design to remove the latches"! Nur wo sind sie, die latches? Ich habe mein Erstling in Verilog geschieben und finde einfach nicht wo sich asynchrones Latches eingeschlichen haben. Hat einer ein Tip wie man die findet?
Gast
#388952
Alle Verzweigungen der Bedingungen durchspielen und sicherstellen, daß in jedem Zweig des betrefende Signal einen neuen Wert bekommt. Gfs einen als Default setzen. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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