Forum: FPGA, VHDL & Co. XILINX Webpack Design-Flow unter LINUX


von T.M. (Gast)


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In einem anderem Thema sind wir irgendwie auf Impact und Skriptsteuerung
gekommen. Damit alle was von haben, hier ein neues Thema. Ich habe für
Linux einen Skriptgesteuerten Design Flow für das Webpack erstellt.
Also kein nerviges Klicken mehr in der GUI, 'nur' noch die
VHDL-Dateien erstellen und die Skripte an einigen Stellen anpassen (das
soll noch automatisiert werden) und ab geht die Post :-)
Ein einfaches make syn startet die Synthese, make imp die
Implementation bis zum *.bit File, oder halt gleich mak all.

Zu finden ist das Ganze inkl. Dokumentation auf meiner kleinen
FPGA/VHDL-Wikiseite: http://editthis.info/freefpga

Vielleicht interessiert es ja jemanden. Für Rückmeldungen wäre ich
dankbar, kann auch im Wiki auf der passenden Diskussionsseite
passieren...

von Ssss S. (sssssss)


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Ok so findet mans leichter :)

(nur zur dokumentation) Ich habe hier:
http://www.mikrocontroller.net/forum/read-9-297150.html?reload=yes#379672
cmd files gepostet mit denen man das upload per impact (impact -batch)
automatisieren kann.

Bye, Simon

von T.M. (Gast)


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Ich füg die jetzt doch glei mal mit ein.... wenn das ok is...

von Ssss S. (sssssss)


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jo klar, kein problem ;)

kann man bestimmt gut mit einbauen (make bitup oder so)

Bye, Simon

von T.M. (Gast)


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Ja, kannst du vielleicht mal probieren, ich muss hier meinen
Parallelport über PCMCIA erstmal unter Linux zum Laufen bekommen...
Steht jetzt in dem Wiki am Ende des Artikels erstmal. Meinen
Simulationsflow werd ich auch noch mit da reinstellen.

von Ssss S. (sssssss)


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Ich hab zum Glück sowohl am Notebook (Thinkpad X30) als auch am PC
(Shuttle XPC) nen echten Parallelport :)
War aber auch so etwas umständlich das ans laufen zu bekommen, geht
aber..
Irgendwo gibts nen tutorial für debian und das parport kabel.

Bye, Simon

von Ssss S. (sssssss)


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Hi!

Ich hatte heute 3h frei an der Uni und hab die Zeit genutzt um aus
deinen Angaben
mal ein komplet vollständig und frei konfigurierbares "Gebilde" zu
basteln...
Stelle ich heute abend rein, kann jetzt von synthese über impl bis zum
upload alles per makefile. Config erfolgt über eine config datei
(SYNT_TARGET="xc3s200-ft245" etc)

Ich glaub ich bastel mal ein einfaches beispielprojekt (led counter
oder so)
das man dann als basis nehmen kann... Schicke ich dir sobald ich fertig
bin ;)

Btw hießen die Verzeichnisse extra scr ? Wofür steht das ?
Ich hab sie jetzt nach src (=source) geändert in meiner Version.

Bye, Simon

von T.M. (Gast)


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scr = scripte ;-)
Is bei mir hängengeblieben, weil es im Institut auch so ähnlich ist...
Mit einer zentralen config Datei für das Target ist gut, das hatte ich
mir auch für später angedacht...

von Ssss S. (sssssss)


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ahso ok...
dachte sei ein tippfehler gewesen und habs überall geändert g

muss jetzt erstmal weg, ich hoffe ich schaffe es bis heute abend noch
ein
archiv aus dem gesamten scriptbaum inkl beispiel vhdl code zu machen
(kannste dann auf deine seite packen ;) oder ich pack das file bei mir
hin wenn du keine sachen uploaden kannst dort)

Bye, Simon

von T.M. (Gast)


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Ach, kleine Sachen bis 25MB insgesamt kann man glaube uppen. Sonst
kannst du auch selber was adden bei mir, dürfte als Gast auch möglich
sein in dem Wiki. Probier es einfach mal, ich hab heute kaum Zeit
dafür, hab Morgen 'nen Vorstellungsgespräch und deshalb andere Sachen
im Kopf...natürlich haben die trotzdem mit dem Kram zu tun ;-)

T.M.

=================================
= Wiki über FPGA & VHDL         =
= http://editthis.info/freefpga =
=================================

von Ssss S. (sssssss)


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Hi!

Zu spät :)
Hab noch einen Beispielcounter in mein Projektdir gepackt
und es bei mir auf die Seite gepackt:
http://avr.auctionant.de/vhdl/xilinx_fpga_makefile_linux.html
Da kann ich es einfacher ändern (ist ja noch beeeeta)

Viel Glück morgen beim Vorstellungsgespräch ;)

Gruss,
Simon

von T.M. (Gast)


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Sieht gut aus :-)
Man merkt, dass die VHDL-Sourcen mit dem ISE-Editor erstellt wurden,
weil da die bösen nichtstandardisierten Bibliotheken drin sind ;-)
Siehe VHDL Tips & Tricks auf meiner Seite...
An den bash-Scripten, die die settingsfiles erstellen, kann ich mir
nochwas abguggn, da bin ich noch nicht richtig führend drin.
Ich verlinke da mal deine Seite in meinem Wiki.

T.M.

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= Wiki über FPGA & VHDL         =
= http://editthis.info/freefpga =
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von Ssss S. (sssssss)


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g jepp sind im ise erstellt. hab das auf die schnelle aus meinen alten
projekten zusammenkopiert.

bash kann ich aber auch nicht wirklich, geht bestimmt einfacher g

BYe, Simon

von FPGAküchle (Gast)


Angehängte Dateien:

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Ich werf auch mal einen Linuxflow ohne ise in den Ring.
Dieser kommt (fast) nur mit einem makefile aus. Was fehlt sind zwei
scriptdateinen für den XST, aber die will ich eh noch ins makefile
integrieren. Diese make
macht alles (ausser download). Also auch coregen aktuallisieren,
compile für modelsim, PROM -files erzeugen und die backannotierten VHDL
Files für die timing simulation erzeugen.

Ich habe es mal schnell runtergestrickt, also aus einen "für geld
projekt" in veröffentlichbare Form gebracht. Nehmts als Inspiration
und fragt bei bedarf nach.

BTW: der perl basierende Toolflow der IIS-EAS wird schnell unhandlich
gegenüber einen reinen makeflow. Besonders das parsen der commandlie
optionen des scriptes. Es ist zwar besser lesbar, da alle Optionen
schön getrennt sind, aber alles ist recht weit verteilt. Und Kommentare
lassen sich schlecht einfügen. (Nur?) Früher haben die scripte eine
Datei erzeugt, die dann ausgeführt wurde. Eigentlich ein ziemliches
Sicherheitsloch. Und funktioniert hats nur wenn in der Variable PATH
ein "." stand. Ebenfalls ein Sicherheitsloch. Aber das muss nicht
mehr stimmen wenn sich in den letzten fünf Jahren was getan hat ;-)

von Tom (Gast)


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N*Abend zusammen...

...hier kann ich auch nochwas lernen...

;-)

Gruß
Tom

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