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Forum: FPGA, VHDL & Co. Xilinx ISE Webpack -> Warung bei Synthese


Autor: Der Techniker (_techniker_)
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Hallo!

Ich mach gerade meine ersten "Gehversuche" mit CPLD's.
Dazu benutze ich den XC9536-7PC44 und das ISE Webpack.

Vorerst möchte ich mit VHDL ersparen und mir meine Funktionen als
Schematic zusammenstellen.

Ich habe nun als ersten Versuch ein UND-Gatter mit 3 Eingängen genommen
und die Pins den Anschlüssen zugewiesen. Bei der Synthese brint er mir
jedoch folgende Warnung:

"WARNING:Xst:2036 - Inserting OBUF on port <OUT1> driven by black box
<NAND3B1>. Possible simulation mismatch."

Das Ergebnis ist jedoch einwandfrei in Echtzeit lauffähig.

Was will mir die Software mit der Warung sagen? :)

Schöne Grüße,
Techniker

Autor: Der Techniker (_techniker_)
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Kennt sich keiner damit aus? :-/

Autor: frank (Gast)
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das ist ein warning für die simulation (wie schon dasteht). Um korrekt
zu simulieren muss man die "black box component", in dem fall
"NAND3B1", durch einbinden der richtigen bibliothek hinzufügen.
Zitat eines allwissenden (nein, nicht von mir): "ach, das sind bloss
warnings, die kann man ignorieren" ;)))

frank

Autor: Der Techniker (_techniker_)
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Danke frank für die Info! :)

Weisst du auch, wie das einbinden funktioniert?

Diese Software doch recht umfangreich und brauchbare, aktuelle
Anleitungen sind leider sehr spärlich.. :-/

Schöne Grüße!

Autor: Joachim (Gast)
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Wenn Du erfolgreich simulieren willst, musst Du Dich wohl oder übel mit
VHDL auseinandersetzen.
Die Schematics-Eingabe kannste vergessen.
Das hab ich anfangs auch probiert, weil ich keine Lust hatte, VHDL zu
lernen.
Hab dann aber schnell eingesehen, dass nur VHDL der richtige Weg ist.
Wenn Du sowieso mit so einfachen Versuchen, wie UND-Gatter anfängst,
dann bietet sich an, dies auch in einer Zeile VHDL zu schreiben, oder?
Dann brauchst Du keine Bibliotheken, sondern siehst direkt, was wie
passiert.
In ein paar Tagen willst Du nie mehr eine Schaltplaneingabe sehen :-)

Autor: Frank (Gast)
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Ich schliesse mich Joachim an. Schematics-eingabe fällt für größere
schaltungen eh flach. Das und-gatter in VHDL niederzuschreiben geht
sehr fix. dann kannsst Du es auch ordetnlich simulieren. Da fängt es
dann aber an sich zu unterscheiden in pre-simulation (vor der synthese)
und post-simulation nach der synthese. An der stelle sei auf
weiterführende Literatur verwiesen

Frank

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